數(shù)字邏輯第5章

學習要求：了解時序電路（時序邏輯電路）的基本結構、分類和常用的描述方法；熟悉各種鎖存器、觸發(fā)器的功能和使用方法；熟悉狀態(tài)圖建立，了解狀態(tài)簡化和狀態(tài)分配；熟練掌握同步時序機分析和設計的基本方法；第5章時序電路1/14/20231習題5.35.65.85.105.145.155.165.25第5章時序電路（續(xù)）1/14/20232時序邏輯電路的輸出不僅取決于當前的輸入，而且取決于過去的輸入序列，在時間上可能要倒回到任意遠去。5.1時序電路的定義過去的輸入已經(jīng)不復存在，因此必須使用記憶方式記錄過去的事情；時序電路的狀態(tài)是一個變量集合，這些變量在任意時刻的值都包含了當時為確定電路的未來行為而必須考慮的所有的歷史信息；給定當前狀態(tài)，可以由當前輸入確定下一個狀態(tài)；通常狀態(tài)的個數(shù)是有限的，故有時也將時序電路稱為有限狀態(tài)機（finite-statemachine，F(xiàn)SM）；使用時序邏輯，往往可以使電路變得更簡單。1/14/202335.1時序電路的定義（續(xù)）

組合電路與存儲元件一起構成時序電路某一時刻存儲元件中的二進制信息稱為該時刻存儲元件的狀態(tài)（state）時序電路的輸出不僅是輸入的函數(shù)，還是當前狀態(tài)的函數(shù)時序電路可以由輸入、內部狀態(tài)和輸出序列完全確定時序電路可分為兩大類：同步時序電路與異步時序電路1/14/202345.1時序電路的定義（續(xù)）信息存儲元件邏輯結構CMOSSRAM結構單元緩沖器用雙反相器構成的存儲結構信息不可改寫帶反饋的緩沖器可保持信息不變1/14/202355.1時序電路的定義（續(xù)）同步鐘控時序電路同步時序電路通過時鐘發(fā)生器產(chǎn)生周期性時鐘脈沖來實現(xiàn)同步存儲元件的輸出僅在出現(xiàn)時鐘脈沖時發(fā)生變化應用廣、容易設計觸發(fā)器（flip-flop）是能存儲一位二進制信息位的存儲元件，且具有定時特性。1/14/202365.2鎖存器鎖存器(latch)是最基本的存儲元件，觸發(fā)器是由鎖存器構成的鎖存器不斷監(jiān)測其輸入，并獨立于時鐘信號可在任何時刻改變輸出。被監(jiān)測的輸入信號可以是低電平（0）或高電平（1）。當被監(jiān)測的電平出現(xiàn)時，鎖存器將其鎖住，并不再發(fā)生變化。觸發(fā)器的輸出只會在時鐘信號所確定的時刻（上升沿或下降沿）發(fā)生變化，其值由輸入決定，并保持到下一個時刻。1/14/202375.2.1SR和S'R'鎖存器SR鎖存器Q=1，Q'

=0為置位狀態(tài)Q=0，Q‘

=1為復位狀態(tài)S、R不能同時為1或非門1/14/202385.2.1SR和S‘R’鎖存器-續(xù)SR鎖存器邏輯模擬圖S‘R’鎖存器與非門1/14/202395.2.1SR和S‘R’鎖存器-續(xù)帶控制輸入的SR鎖存器1/14/2023105.2.2D鎖存器

D鎖存器解決了S-R觸發(fā)器兩個輸入端同時有效時所存在的問題兩個輸入：D（數(shù)據(jù)信號）與C（控制信號）D鎖存器可以存儲數(shù)據(jù)信息，所以命名為D（data）鎖存器1/14/202311輸入變化時不能關門關門時不許輸入變化5.2.2D鎖存器(續(xù))1/14/2023125.3觸發(fā)器鎖存器是透明的，當控制信號有效時，從輸出端可看到數(shù)據(jù)輸入端的值。當鎖存器作為存儲元件時，在時鐘有效時，鎖存器的狀態(tài)會不斷隨輸入變化而變化，導致狀態(tài)不可預測。單一時鐘控制的鎖存器的輸出端不能直接或經(jīng)由組合邏輯電路連接到自身或其它鎖存器輸入端鎖存器的問題改進：主從觸發(fā)器邊沿觸發(fā)器觸發(fā)器的構成原則：保證單一時鐘信號時電路仍然能正確工作消除鎖存器的透明性，在輸出信號改變前，輸入與輸出的通道被切斷觸發(fā)器的狀態(tài)不會發(fā)生多次改變1/14/2023135.3.1主從式觸發(fā)器兩個SR鎖存器與一個反相器構成的SR主從式觸發(fā)器主從式工作過程狹窄脈沖，碰巧正確狹窄脈沖，狀態(tài)錯誤S,R都為1，鎖存器狀態(tài)未知注意電路的時延也稱為脈沖觸發(fā)器1/14/2023145.3.2邊沿觸發(fā)器主從式D觸發(fā)器（邊沿觸發(fā)器），只在時鐘信號跳變時觸發(fā)下降沿D觸發(fā)器上升沿D觸發(fā)器1/14/202315主從克服D鎖存器的“空翻”5.3.2邊沿觸發(fā)器（續(xù)）1/14/202316主從5.3.2邊沿觸發(fā)器（續(xù)）1/14/2023175.3.3標準圖形符號0觸發(fā)正脈沖負脈沖上升沿下降沿負脈沖觸發(fā)動態(tài)指示符，表示邊沿跳變負邊沿跳變延時輸出指標器，信號在脈沖結尾改變1/14/2023185.3.4直接輸入異步直接輸入端可將觸發(fā)器設置初始狀態(tài)，獨立于時鐘輸入直接置位直接復位帶置位與復位的下降沿D觸發(fā)器IEEE標準符號1/14/2023195.4時序電路分析同步時序電路：有一個統(tǒng)一的時鐘控制著電路狀態(tài)改變的時間。對一個給定的同步時序電路，研究在一系列輸入信號作用下，電路的狀態(tài)和輸出如何發(fā)生變化，進而說明該電路的邏輯功能。要求作出電路的狀態(tài)表，畫出狀態(tài)圖或時間圖，并作出功能評述。電路分析是學習電路知識的重要方法，通過分析可取眾家之長。1/14/2023205.4.1輸入方程時序電路是由觸發(fā)器和組合邏輯電路構成為觸發(fā)器產(chǎn)生輸入信號的組合電路部分可以用布爾函數(shù)描述，稱為觸發(fā)器輸入方程觸發(fā)器的輸出做下標1/14/2023215.4.2狀態(tài)表當前狀態(tài)B0000111101010000下一狀態(tài)YABAX00110011010101010001010100101010輸入輸出時序電路的輸入、輸出和觸發(fā)器之間的功能關系可以用狀態(tài)表列舉出來次態(tài)00011110現(xiàn)態(tài)

X=0X=1X=0X=1輸出ABABABYY000000000111110001110000二維狀態(tài)表1/14/202322次態(tài)00011110現(xiàn)態(tài)

X=0X=1X=0X=1輸出ABABABYY0000000001111100011100005.4.2狀態(tài)表(續(xù))Mealy型電路：輸出依賴于當前狀態(tài)與輸入Moore型電路：輸出只依賴于當前狀態(tài)1/14/202323x1z1xn…zm………yry1Y1Yl組合電路存儲器件時鐘時序電路類型

Mealy電路：輸出取決于當前狀態(tài)和輸入5.4.2狀態(tài)表(續(xù))1/14/202324

Moore機：輸出僅（直接）取決于當前狀態(tài)…時鐘x1組合電路xnyry1Y1Ylz1zm存儲器件組合電路………5.4.2狀態(tài)表(續(xù))1/14/202325在高速電路中，希望狀態(tài)機盡快產(chǎn)生輸出。對于Moore機來說，這可以通過對狀態(tài)進行適當?shù)鼐幋a來實現(xiàn)。5.4.2狀態(tài)表(續(xù))1/14/2023265.4.2狀態(tài)表(續(xù))對于Mealy機，可采用流水線結構加快輸出的速度。當前時鐘周期內的輸出取決于前一個時鐘周期內的狀態(tài)和輸入。同時進行1/14/2023275.4.3狀態(tài)圖Mealy型電路狀態(tài)圖Moore型電路狀態(tài)圖1/14/202328狀態(tài)圖和狀態(tài)表是用來表示同步狀態(tài)機的輸入、輸出、狀態(tài)之間關系的兩種常用工具。yx/zy*現(xiàn)態(tài)次態(tài)/輸出輸入xyy*/zy/zxy*z現(xiàn)態(tài)次態(tài)輸入xyy*輸出z5.4.3狀態(tài)圖（續(xù)）1/14/202329RS0100,1000,0101100101D100100,01JK10,1101,1100,10

幾種鎖存器的狀態(tài)圖

對于RS鎖存器，輸入組合RS=11沒有出現(xiàn)5.4.3狀態(tài)圖（續(xù)）1/14/202330ACB0/01/00/00/01/01/1例：某Mealy型狀態(tài)機的狀態(tài)表和狀態(tài)圖現(xiàn)態(tài)次態(tài)/輸出(y*/z)x=0yA/0A/0B/0x=1B/0C/0A/1ABC5.4.3狀態(tài)圖（續(xù)）1/14/202331例：某Moore型狀態(tài)機的狀態(tài)表和狀態(tài)圖現(xiàn)態(tài)次態(tài)y*x=0yCBBx=1ABC輸出zBCA0101C/0A/0B/1001105.4.3狀態(tài)圖（續(xù)）1/14/2023325.4.3狀態(tài)圖（續(xù)）

等價狀態(tài)：對于每個可能的輸入序列，輸出響應序列相同

例5-1等價狀態(tài)描述110/100100/11/01000101/00/1狀態(tài)10與11等價，可合并為一個狀態(tài),暫取名為‘N’0100N1/00/1N00N1/00/1狀態(tài)01與N等價，說明10、11、01這3個狀態(tài)等價,10,11這兩個狀態(tài)可以去掉，原狀態(tài)圖可簡化為2個狀態(tài)00010/11/00/01/01/14/2023335.4.3狀態(tài)圖（續(xù)）

一般Mealy與Moore電路不混合使用，實際設計中混合使用可以帶來方便

例5-2混合的Mealy與Moore輸出00011/00/000/001101/14/2023345.4.4時序電路模擬

時序模擬的特殊問題

輸入向量的時序：輸入向量必須按一定的順序加載電路的初始化：采用一些方法使電路進入一個已知狀態(tài)觀察電路狀態(tài)驗證正確性

功能模擬（functionsimulation）

判斷驗證電路的功能，電路元件沒有延時

定時模擬（timingsimulation）

電路元件都有實際延時，驗證定時操作下電路的行為是否正確

功能模擬中輸入的時機與狀態(tài)輸出觀察的時機輸入信號應該在時鐘的上升沿到達前改變，最好是時鐘周期的早期狀態(tài)變量與輸出信號值最遲應該在時鐘上升沿達到前恰好達到最終值1/14/2023355.4.4時序電路模擬（續(xù)）在時鐘周期100%處前觀察狀態(tài)與輸出輸入最好在時鐘信號的早期發(fā)生改變1/14/202336時序電路分析的3個基本步驟：確定下一狀態(tài)函數(shù)F和輸出函數(shù)G；用F和G構造出狀態(tài)表（已知觸發(fā)器）；畫出狀態(tài)圖。5.4.4時序電路模擬（續(xù)）1/14/202337例：分析下面使用D觸發(fā)器的狀態(tài)機1/14/202338次態(tài)/輸出00011110現(xiàn)態(tài)

Q1Q0

EN=0EN=100/001/011/010/001/010/000/111/0此狀態(tài)機為何物？5.4.4時序電路模擬（續(xù)）1/14/202339例：分析下面使用J-K觸發(fā)器的狀態(tài)機5.4.4時序電路模擬（續(xù)）1/14/202340次態(tài)/輸出00011110現(xiàn)態(tài)

Q1Q0

XY=00XY=0100/001/011/010/010/111/010/000/001/010/000/111/010/111/010/100/0XY=11XY=10令A=00，B=01，C=10，D=115.4.4時序電路模擬（續(xù)）1/14/202341例：時間圖的做法擬定一個典型輸入序列：x=01011101設初始狀態(tài)y2y1=00做出狀態(tài)響應序列和輸出響應序列為：CP:12345678x:01011101y2:00010001y1:00101110y2*:00100010y1*:01011101z:00010001次態(tài)/輸出00011110現(xiàn)態(tài)

y2y1

x=0x=100/010/000/000/001/001/001/001/1000110111/0x/z0/00/00/01/01/10/01/05.4.4時序電路模擬（續(xù)）1/14/202342CP:1 2 3 4 5 6 7 8x:0 1 0 1 1 1 0 1y2:0 0 0 1 0 0 0 1y1:0 0 1 0 1 1 1 0y2*:0 0 1 0 0 0 1 0y1*:0 1 0 1 1 1 0 1z:0 0 0 1 0 0 0 1功能說明：該電路是一個"101"序列檢測器。CPxy2y1Z12346785負邊沿觸發(fā)5.4.4時序電路模擬（續(xù)）1/14/2023435.5時序電路設計…時鐘x1組合電路xnyry1Y1Ylz1zm存儲器件組合電路………觸發(fā)器的最小個數(shù)由電路的狀態(tài)數(shù)決定N個觸發(fā)器表示2n個狀態(tài)組合電路為觸發(fā)器提供輸入信號或電路的輸出。由觸發(fā)器的輸入方程以及電路的輸出方程可獲取組合電路邏輯1/14/2023445.5.1設計步驟規(guī)格說明：先寫出電路的規(guī)格說明形式化：從問題的陳述得到狀態(tài)圖或狀態(tài)表狀態(tài)賦值：由狀態(tài)圖獲得狀態(tài)表，為狀態(tài)表中的每個狀態(tài)賦二進制編碼確定觸發(fā)器的輸入方程：選擇觸發(fā)器的類型，從編碼狀態(tài)表中分析獲得觸發(fā)器的輸入方程確定輸出方程：從狀態(tài)表中的“輸出”欄分析獲得輸出方程優(yōu)化：優(yōu)化觸發(fā)器的輸入方程與輸出方程工藝映射驗證1/14/2023455.5.2構建狀態(tài)圖與狀態(tài)表

狀態(tài)用于記住有效觸發(fā)期間電路輸入組合的歷史多數(shù)情況下，狀態(tài)是觸發(fā)點上輸入組合序列的抽象（abstraction）例：狀態(tài)S1表示單一輸入X的加載序列中“最后三個連續(xù)的時鐘邊沿的X為1”…00111或….0101111后電路處于S1態(tài)…00011或….011100后電路則不處于S1態(tài)例：S2表示加載的序列按照00,01,11,10的順序輸入，對于每個組合允許任意連續(xù)重復，同時10為最后加載的組合。00,00,01,01,01,11,10,10或00,01,11,11,11,10后電路處于S2態(tài)00,11,10,10或00,00,01,01,11,11后電路則不處于S2態(tài)

某些情況指出輸出與輸入的信號值更方便描述這一現(xiàn)象例：S3表示輸出信號Z2為1，同時輸入信號X2為0

Z2=1可表示之前一組復雜的組合輸入序列，這個序列很難描述1/14/2023465.5.2構建狀態(tài)圖與狀態(tài)表（續(xù)）

避免等效狀態(tài)例：狀態(tài)S1表示“最后三個連續(xù)的時鐘邊沿的X為1”…00111后電路處于S1態(tài)…001111后電路還處于S1態(tài)

初始狀態(tài)：復位數(shù)字系統(tǒng)的電源開啟時，觸發(fā)器的狀態(tài)是未知的。復位信號可以將電路置于初始狀態(tài)，不管輸入如何。在沒有有效時鐘的情況下，將復位信號加到某些觸發(fā)器的復位端做正常電路設計后再加一個與門，在時鐘觸發(fā)下可使電路狀態(tài)初始化為00..01/14/2023475.5.2構建狀態(tài)圖與狀態(tài)表（續(xù)）

例5-3為序列識別器建立狀態(tài)圖某“序列識別器”有一個輸入端X，一個輸出端Z，當X端出現(xiàn)輸入序列1101，即當前3個輸入為110，當前輸入為1時，輸出Z為1，否則為0.電路類型由規(guī)格說明可知，電路的輸出不但與當前狀態(tài)有關，而且也與當前輸入有關，所以本電路為Mealy型。初始態(tài)冗余狀態(tài)須合并，化簡方法較復雜狀態(tài)圖1/14/202348次態(tài)ABCD現(xiàn)態(tài)

X=0X=1X=0X=1輸出ZAADABCCB000000015.5.2構建狀態(tài)圖與狀態(tài)表（續(xù)）狀態(tài)表1/14/2023495.5.2構建狀態(tài)圖與狀態(tài)表（續(xù)）

例5-4構建BCD碼到余3碼譯碼器的狀態(tài)圖信號不是并行輸入，而是從最低有效位開始串行輸入，如當在4個連續(xù)的時鐘內輸入為1010，輸出為0001，輸出依賴于當前輸入與狀態(tài)。a按數(shù)字順序排列BCD余3碼b按共同前綴排列010101010112341234余3碼余3碼12341234BCD余3碼0011001100000011110000000000111010101010100110011001111000010000011111000001111100011000110010100101010000100011111000001110000011001101101001001011011/14/2023505.5.2構建狀態(tài)圖與狀態(tài)表（續(xù)）a按數(shù)字順序排列BCD余3碼b按共同前綴排列010101010112341234余3碼余3碼12341234BCD余3碼0011001100000011110000000000111010101010100110011001111000010000011111000001111100011000110010100101010000100011111000001110000011001101101001001011011/14/2023515.5.3狀態(tài)賦值確定要用多少位二進制來表示狀態(tài)表中的全部狀態(tài)，并且將一個特定組合賦給每一個狀態(tài)。狀態(tài)賦值又稱狀態(tài)編碼。

m個狀態(tài)需要n位二進制位，2n>m可能的狀態(tài)分配方案很多分配方案的好壞與所使用的觸發(fā)器有關狀態(tài)位減少可減少觸發(fā)器的數(shù)量，但組合電路可能會變復雜，電路總開銷不定能減少必須考慮未使用的狀態(tài)次態(tài)ABCD現(xiàn)態(tài)

X=0X=1X=0X=1輸出ZAADABCCB00000001按計數(shù)順序分配編碼：00,01,10,11編碼分配順序按格雷順序分配編碼：00,01,11,10方便優(yōu)化1/14/2023525.5.3狀態(tài)賦值（續(xù)）單熱點賦值：每一個狀態(tài)用一個觸發(fā)器表示狀態(tài)位長為m，其中一位為1，其余m-1位為0

進入一個特定狀態(tài)與進入其它狀態(tài)的邏輯完全獨立，設計簡單快捷觸發(fā)器代價過大例5-5序列識別器的狀態(tài)賦值格雷碼賦值單熱點賦值次態(tài)1000010000100001現(xiàn)態(tài)

X=0X=1X=0X=1輸出Z1000100000011000010000100010010000000001ABCD次態(tài)00011110現(xiàn)態(tài)

X=0X=1X=0X=1輸出Z000010000111110100000001AB1000->0100->0010->0001標識-token1/14/2023535.5.4使用D觸發(fā)器設計例5-6采用格雷碼的序列識別器設計次態(tài)00011110現(xiàn)態(tài)

X=0X=1X=0X=1輸出Z000010000111110100000001AB1/14/2023545.5.4使用D觸發(fā)器設計(續(xù))本電路組合邏輯門輸入代價為9，一個觸發(fā)器的門輸入代價初略為14，整體門輸入代價為371/14/2023555.5.4使用D觸發(fā)器設計(續(xù))例5-7序列識別器的單熱點編碼設計次態(tài)1000010000100001現(xiàn)態(tài)

X=0X=1X=0X=1輸出Z1000100000011000010000100010010000000001ABCD本電路組合邏輯門輸入代價為19，4個觸發(fā)器的門輸入代價初略為56，總代價為74，是格雷碼設計的兩倍1/14/2023565.5.5無效狀態(tài)設計輸入001001010010011現(xiàn)態(tài)X01010ABC001010011100001次態(tài)ABC輸入011100100101101現(xiàn)態(tài)X10101ABC100101100001100ABC次態(tài)

n個觸發(fā)器可表示2n個狀態(tài)，狀態(tài)表中沒有使用的狀態(tài)為無效狀態(tài)3個無效狀態(tài)：000,110,111現(xiàn)態(tài)與輸入有6種無效信號組合：0000、0001、1100、1101、1110、1111，可看做無關最小項1/14/2023575.5.5無效狀態(tài)設計（續(xù)）外部干擾或誤操作可導致電路進入某一無效狀態(tài)000110111/0x/z0/01/10/01/0000110111/0x/z0/00/00/01/01/10/01/0定義無效狀態(tài)的次態(tài)與輸出保證進入無效狀態(tài)或無效狀態(tài)間的跳變導致的行為是無害的。采用一個額外的輸出信號或一個未使用的輸出代碼指明電路進入無效狀態(tài)適當定義無效狀態(tài)的下一狀態(tài)行為，保證不需重啟復位就能返回正常狀態(tài)1/14/2023585.5.6驗證時序電路可以通過呈現(xiàn)電路產(chǎn)生的原始狀態(tài)圖或狀態(tài)表進行驗證手工驗證、模擬驗證例5-8驗證序列識別器狀態(tài)圖邏輯圖1/14/202359手工驗證5.5.6驗證（續(xù)）4個狀態(tài)2組輸入組合，須驗證8種狀態(tài)-輸入組合1/14/202360模擬驗證5.5.6驗證（續(xù)）1/14/202361J-K觸發(fā)器

解決了S-R鎖存器兩個輸入端同時有效時所存在的問題，而且控制靈活。為保證觸發(fā)器功能的正常實現(xiàn)，J、K輸入必須滿足時鐘觸發(fā)點建立時間和保持時間的技術規(guī)范。5.6其它類型的觸發(fā)器1/14/202362T觸發(fā)器

在每一個時鐘脈沖的有效邊沿都會改變狀態(tài)用T觸發(fā)器很容易實現(xiàn)計數(shù)器5.6其它類型的觸發(fā)器(續(xù))1/14/202363鎖存器或觸發(fā)器的功能特性可以采用特征方程來進行形式化描述。5.6其它類型的觸發(fā)器(續(xù))1/14/202364鎖存器/觸發(fā)器的功能表反映不同輸入所產(chǎn)生的輸出（激勵狀態(tài)）5.6其它類型的觸發(fā)器(續(xù))1/14/202365狀態(tài)機激勵表反映狀態(tài)機狀態(tài)變遷對激勵的要求（由狀態(tài)機狀態(tài)（轉移）表與鎖存器、觸發(fā)器特征方程的合成得到）5.6其它類型的觸發(fā)器(續(xù))1/14/2023665.7狀態(tài)機圖及其應用狀態(tài)機圖：一種改進的狀態(tài)圖

狀態(tài)圖難以處理大型設計即使下一個狀態(tài)或輸出僅依賴于其中一個輸入變量，仍需將n個輸入變量的所有2n個組合表示在從每個狀態(tài)出發(fā)的狀態(tài)跳變上。如果有m個輸出變量，對于每個狀態(tài)或輸入變量，即使僅有一個輸出依賴于這個狀態(tài)和輸入，仍然需要指定2m個輸出組合。Mealy型電路狀態(tài)圖Moore型電路狀態(tài)圖描述輸出時效率不高大大簡化輸出描述

用布爾表達式和描述輸入組合的方程代替數(shù)量龐大的輸入和輸出組合1/14/2023675.7.1狀態(tài)機圖模型基于輸入條件、跳變條件以及輸出行為

輸入條件（inputcondition）：用輸入變量的布爾表達式或方程表示。跳變條件（TransitionCondition,TC）:狀態(tài)跳變弧上的輸入條件。輸出條件（OutputCondition）：值為1時會引起輸出行為變化的輸入條件。對于給定狀態(tài)，如果跳變條件等于1，則由弧表示的相應跳變就會發(fā)生。無條件跳變：總在下一個時鐘來臨時觸發(fā)，相當于包含一個等于1的隱式跳變條件。無條件跳變AB=1時跳變1/14/2023685.7.1狀態(tài)機圖模型（續(xù)）

通過列出輸出條件與輸出行為處理輸出Moore輸出行為僅依賴于狀態(tài)，為無條件的。TCI：獨立于跳變條件的Mealy輸出行為TCD:依賴于跳變條件的Mealy輸出行為TCOD:依賴于跳變條件與輸出條件的Mealy輸出行為輸出產(chǎn)生條件：無條件（Moore）；TCI且OC=1；TCD且TD=1;TOCD且TC·TD=11/14/2023695.7.2輸入條件的約束

對于所有可能的輸入條件，每個狀態(tài)必須有且僅有一個次態(tài)，每一個一位的輸出變量有且僅有一個值。對于每個狀態(tài)，它的跳變條件有兩個約束：給定狀態(tài)Si的跳變條件之間是互斥的，從一個給定狀態(tài)出發(fā)的不同跳變弧上的所有條件對（Tij，Tik）沒有相同輸入值，即Tij·Tik=0一個給定狀態(tài)的跳變條件必須覆蓋所有可能的輸入組合，即∑Tij=1對于每個狀態(tài)，它的輸出條件有兩個類似約束：對于在狀態(tài)Si里或在其跳變上的每個輸出行為(有一致的輸出變量，但值不同)，相應的輸出條件對（Oij，Oik）必須互斥，即Oij·Oik=0對于每一個輸出變量，在狀態(tài)Si里或它的跳變上的輸出條件必須覆蓋可能的所有輸入組合，即∑Tij=1無關輸出的輸出條件必須包含在或運算中，無條件輸出的輸出條件隱式為1某種跳變條件下有多種次態(tài)，或沒有次態(tài)，都是非法的。1/14/2023705.7.2輸入條件的約束（續(xù)）例5-9約束檢查S0：約束默認滿足，不同的跳變弧上沒有跳變條件對S1：一對TC：A’·A=0S2:一對TC：（A+B）·A’B’=0S3：三對TC：AB·A’=0，AB·AB’=0，A’·AB’=0滿足跳變條件約束1檢查S0：跳變?yōu)闊o條件，有隱式跳變條件1S1：A’+A=1S2:（A+B）+A’B’=1S3：AB+A’+AB’=1滿足跳變條件約束2檢查1/14/2023715.7.2輸入條件的約束（續(xù)）例5-9約束檢查S0：只有一個輸出Y的條件B’,約束默認滿足S1：A·B’時，Y=1，其它條件時Y沒有出現(xiàn)A’+B’時，Z=1，輸入為AB時，Z默認為0，無效情況不會出現(xiàn)，約束滿足S2:A+B時，Y=1，A’B’時，Y默認為0A’B’時，Z=1，A+B時，Z默認為0，約束滿足S3：無具有不同值的一致輸出變量，約束滿足滿足輸出條件約束1檢查S0：B’時，Y=1，B時Y默認為0，B+B’=1，約束滿足S1、S2、S3：Y與Z都有默認輸出行為，和S0一樣，約束滿足滿足輸出條件約束2檢查1/14/202372無效情況5.7.2輸入條件的約束（續(xù)）d：A’B’≠

0,約束不滿足c：Z在狀態(tài)S時為1，隱式條件為1，跳變條件AB時，Z=0，1·AB≠0，約束不滿足1/14/2023735.7.3使用狀態(tài)機圖的設計應用例5-10控制批處理混合系統(tǒng)的狀態(tài)機設計設計一個處理大批量液體的混合系統(tǒng)。首先將三種原料放入一個圓形攪拌油箱，攪拌原料，然后從油箱倒出混合液體。每種油箱有三個入口，每個入口有一個通斷閥。油箱中有三個可移動的流體傳感器，可以使每一個閥門設置為關閉，以控制只需要第一種原料、第一種和第二種原料或所有三種原料。有一個開關用來選擇是將兩種還是三種原料進行混合。有一個按鈕用來啟動操作，另一個按鈕可以隨時終止操作。用一個計時器來控制混合周期，混合周期的大小由一個手動儀表盤來指定，它向定時器提供一個開始值。計時器通過計數(shù)下降到零來對混合計時。在混合后，打開輸出閥從油箱中倒出混合液。1/14/2023745.7.3使用狀態(tài)機圖的設計應用（續(xù)）值為1的含義NIStartStopL0輸入三種原料兩種原料值為0的含義開始一個批處理周期無操作停止一個批處理周期無操作箱為空箱非空值為1的含義L1L2L3TZ輸入箱添加到刻度線1箱未添加到刻度線1值為0的含義箱添加到刻度線2箱添加到刻度線3定時器處于0箱未添加到刻度線2箱未添加到刻度線3定時器未處于0值為1的含義V2V3VE輸出值為0的含義輸出閥門打開輸出閥門未打開閥門打開添加原料2閥門關閉停止加原料2閥門打開添加原料3閥門關閉停止加原料3值為1的含義MXPXTTM輸出混合器開啟混合器關閉值為0的含義從D載入定時器值無操作定時器開啟定時器關閉閥門打開添加原料1閥門關閉停止加原料1V1批處理混合系統(tǒng)的輸入輸出變量1/14/2023755.7.3使用狀態(tài)機圖的設計應用（續(xù)）Init：復位狀態(tài)，Start=0或Stop=1Fill-1：添加原料1態(tài)，Start=1且Stop=0進入Fill-1態(tài)，輸出為V1，若Stop=1，返回Init態(tài)，若Stop=0且L1=0，維持Fill-1態(tài)Fill-2：添加原料2態(tài)，Stop=0且L1=1進入，V1=0，輸出為V2，若Stop=1，返回Init態(tài)，若Stop=0且L2=0，維持Fill-2態(tài)Fill-3：添加原料3態(tài)，Stop=0且L2=1且NI=1進入，V2=1，輸出為V3，若Stop=1，返回Init態(tài)，若Stop=0且L3=0，維持Fill-3態(tài)Mix：混合態(tài)，NI=0，L2=1，Stop=0進入，或NI=1，L3=1，Stop=0時進入，定時器PST加載Empty：TZ=1時定時器為0,進入，VE=11/14/2023765.8時序電路的VHDL表示進程可以看做并發(fā)語句的替代語句，可描述更復雜的情況，多個進程可以并行執(zhí)行在進程中賦值的信號變量，只有在進程執(zhí)行完畢后才發(fā)生改變B<=A;C<=B;變量可以立即賦值，變量智能在進程中出現(xiàn)B:=A;C:=B;1/14/2023775.8時序電路的VHDL表示(續(xù))例5-12用VHDL語言描述帶有復位信號的上升沿觸發(fā)的D觸發(fā)器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFFISPORT（CLK，RESET,D:INSTD_LOGIC;Q:OUTSTD_LOGIC）;ENDDFF;ARCHITECTUREpet_prOFDFFISBEGINprocess（CLK,RESET）beginif(RESET='1')thenQ<='0';elseif(CLK'EVENTANDCLK='1')thenQ<=D;endif;endif;endprocess;end;上升沿1/14/202378useieee.std_logic_1164.all;entitytffisport(Rst,Clk,T:instd_ulogic;Q:outstd_ulogic);endtff;architecturebehavioroftffisbeginprocess(Rst,Clk)variableQtmp:std_ulogic;beginif(Rst='1')thenQtmp:='0';elsifrising_edge(Clk)thenifT='1'thenQtmp:=notQtmp;endif;endif;Q<=Qtmp;endprocess;endbehavior;用VHDL語言描述帶有復位信號的上升沿觸發(fā)的T觸發(fā)器5.8時序電路的VHDL表示(續(xù))上升沿1/14/202379useieee.std_logic_1164.all;entityTCOUNTisport(Rst:instd_ulogic;Clk:instd_ulogic;Count:outstd_ulogic_vector(4downto0));endTCOUNT;用T觸發(fā)器構成的計數(shù)器5.8時序電路的VHDL表示(續(xù))同步并行計數(shù)器1/14/202380architectureSTRUCTUREofTCOUNTiscomponenttffport(Rst,Clk,T:instd_ulogic;Q:outstd_ulogic);endcomponent;componentandgateport(A,B,C,D:instd_ulogic:='1';Y:outstd_ulogic);endcomponent;constantVCC:std_ulogic:='1';signalT,Q:std_ulogic_vector(4downto0);beginT(0)<=VCC;T0:tffportmap(Rst=>Rst,Clk=>Clk,T=>T(0),Q=>Q(0));

T(1)<=Q(0);T1:tffportmap