第3章存儲(chǔ)系統(tǒng)

第三章多層次的存儲(chǔ)器

內(nèi)容簡(jiǎn)介

存儲(chǔ)器分類(lèi)、分級(jí)與主存儲(chǔ)器的技術(shù)指標(biāo)； SRAM存儲(chǔ)器、DRAM存儲(chǔ)器、只讀存儲(chǔ)器； 雙端口存儲(chǔ)器、交叉存儲(chǔ)器； 高速緩沖存儲(chǔ)器cache技術(shù)； 虛擬存儲(chǔ)器技術(shù)； 存儲(chǔ)保護(hù)；重點(diǎn)內(nèi)容1、基本概念

存儲(chǔ)容量、存取時(shí)間、存儲(chǔ)周期 虛擬存儲(chǔ)器2、存儲(chǔ)器的分級(jí)結(jié)構(gòu)3、主存儲(chǔ)器的邏輯設(shè)計(jì)4、順序存儲(chǔ)器和交叉存儲(chǔ)器的定量分析5、高速緩沖存儲(chǔ)器cache的基本原理，cache命中率相關(guān)計(jì)算作業(yè)P110：

1、5、7、8、93．1存儲(chǔ)器概述 存儲(chǔ)器的分類(lèi) 存儲(chǔ)器的分級(jí) 主存儲(chǔ)器的技術(shù)指標(biāo)3．1．1 存儲(chǔ)器分類(lèi)1、存儲(chǔ)介質(zhì) 半導(dǎo)體存儲(chǔ)器：半導(dǎo)體器件組成 磁表面存儲(chǔ)器：磁性材料組成3．1．1 存儲(chǔ)器分類(lèi)2、存取方式 隨機(jī)存儲(chǔ)器：任何存儲(chǔ)單元的內(nèi)容都能被隨機(jī)存取，且存取時(shí)間與存儲(chǔ)單元的物理位置無(wú)關(guān)，如半導(dǎo)體存儲(chǔ)器。 順序存儲(chǔ)器：只能按照固定的順序存取，存取時(shí)間與存儲(chǔ)單元的物理位置有關(guān)，如磁帶。 半順序存儲(chǔ)器：隨機(jī)與順序相結(jié)合，如磁盤(pán)，磁道、扇區(qū)是隨機(jī)存取，而一個(gè)確定的磁道、扇區(qū)內(nèi)是順序存取的。3．1．1 存儲(chǔ)器分類(lèi)3、存儲(chǔ)內(nèi)容可變性

隨機(jī)讀寫(xiě)存儲(chǔ)器（RAM）：既能讀出又能寫(xiě)入的半導(dǎo)體存儲(chǔ)器。

只讀存儲(chǔ)器（ROM）：存儲(chǔ)的內(nèi)容是固定不變的，正常工作時(shí)只能讀出而不能寫(xiě)入的半導(dǎo)體存儲(chǔ)器。只有通過(guò)特殊手段（如紫外線照射、高壓）才能寫(xiě)入、改變內(nèi)容。3．1．1 存儲(chǔ)器分類(lèi)4、信息易失性 易失性存儲(chǔ)器：斷電后信息消失，半導(dǎo)體存儲(chǔ)器 非易失性存儲(chǔ)器：斷電后仍能保存信息，磁表面存儲(chǔ)器3．1．1 存儲(chǔ)器分類(lèi)5、系統(tǒng)中的作用

內(nèi)部存儲(chǔ)器、外部存儲(chǔ)器； 主存儲(chǔ)器、高速緩沖存儲(chǔ)器、輔助存儲(chǔ)器、控制存儲(chǔ)器；3．1．2 存儲(chǔ)器的分級(jí) 對(duì)存儲(chǔ)器的要求是容量大、速度快、成本低，但是在一個(gè)存儲(chǔ)器中要求同時(shí)兼顧這三個(gè)方面的要求是困難的。 為了解決這方面的矛盾，目前在計(jì)算機(jī)系統(tǒng)中通常采用多級(jí)存儲(chǔ)器體系結(jié)構(gòu)，即高速緩沖存儲(chǔ)器、主存儲(chǔ)器和外存儲(chǔ)器。CPU內(nèi)部寄存器組CPU片內(nèi)高速緩沖存儲(chǔ)器（cache）CPU片外高速緩沖存儲(chǔ)器（cache）內(nèi)部存儲(chǔ)器（內(nèi)存、主存）外部存儲(chǔ)器（外存、輔存）3．1．2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)CPU寄存器片內(nèi)CACHE片外CACHE內(nèi)存外存理論上可多級(jí)CACHE CPU能直接訪問(wèn)高速緩沖存儲(chǔ)器cache和內(nèi)存；外存信息必須調(diào)入內(nèi)存后才能為CPU進(jìn)行處理。3．1．2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)1、高速緩沖存儲(chǔ)器：高速小容量半導(dǎo)體存儲(chǔ)器，強(qiáng)調(diào)快速存取指令和數(shù)據(jù)；2、主存儲(chǔ)器：介于cache與外存儲(chǔ)器之間，用來(lái)存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)。要求選取適當(dāng)?shù)拇鎯?chǔ)容量和存取周期，使它能容納系統(tǒng)的核心軟件和較多的用戶程序；3、外存儲(chǔ)器：大容量輔助存儲(chǔ)器，強(qiáng)調(diào)大的存儲(chǔ)容量，以滿足計(jì)算機(jī)的大容量存儲(chǔ)要求，用來(lái)存放系統(tǒng)程序、應(yīng)用程序、數(shù)據(jù)文件、數(shù)據(jù)庫(kù)等。3．1．3 主存儲(chǔ)器的技術(shù)指標(biāo)1、存儲(chǔ)容量 指一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)。典型的存儲(chǔ)單元存放一個(gè)字節(jié)，因此通常用字節(jié)數(shù)來(lái)表示。 1KB=210B 1MB=220B 1GB=230B 1TB=240B3．1．3 主存儲(chǔ)器的技術(shù)指標(biāo)2、存取時(shí)間 讀操作時(shí)間指一次讀操作命令發(fā)出到該操作完成、數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時(shí)間。 通常寫(xiě)操作時(shí)間等于讀操作時(shí)間，故稱(chēng)為存取時(shí)間。3、存取周期 也稱(chēng)讀寫(xiě)周期，指連續(xù)啟動(dòng)兩次讀/寫(xiě)操作所需間隔的最小時(shí)間。 通常存取周期略大于存取時(shí)間，因?yàn)閿?shù)據(jù)讀出到總線上，還需要經(jīng)過(guò)數(shù)據(jù)總線、CPU內(nèi)部數(shù)據(jù)通路傳遞給控制器/運(yùn)算器。3．1．3 主存儲(chǔ)器的技術(shù)指標(biāo)4、存儲(chǔ)器帶寬 單位時(shí)間里存儲(chǔ)器所能存取的信息量，通常以位/秒或字節(jié)/秒做度量單位。 顯然，存取時(shí)間、存儲(chǔ)周期、存儲(chǔ)器帶寬反映了主存儲(chǔ)器的速度指標(biāo)。3．2SRAM存儲(chǔ)器 基本的靜態(tài)存儲(chǔ)元陣列 基本的SRAM邏輯結(jié)構(gòu) 讀/寫(xiě)周期波形圖3．2．1 基本的靜態(tài)存儲(chǔ)元陣列存儲(chǔ)元：觸發(fā)器，存放一個(gè)二進(jìn)制位；存儲(chǔ)元陣列：64個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元可存放4個(gè)二進(jìn)制位；3．2．1 基本的靜態(tài)存儲(chǔ)元陣列→地址線：6位，26=64個(gè)存儲(chǔ)單元，CPU->存儲(chǔ)器；數(shù)據(jù)線：4位，CPU<->存儲(chǔ)器；控制線：1位，讀寫(xiě)控制信號(hào)R/W；3．2．2 基本的SRAM邏輯結(jié)構(gòu)存儲(chǔ)器容量：32K個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元可存放8個(gè)二進(jìn)制位；存儲(chǔ)元陣列：8個(gè)256行*128列存儲(chǔ)元陣列面，相同點(diǎn)元同時(shí)I/O；3．2．2 基本的SRAM邏輯結(jié)構(gòu)選擇存儲(chǔ)單元=選擇存儲(chǔ)元陣列面上的點(diǎn)！3．2．2 基本的SRAM邏輯結(jié)構(gòu)地址線：15根A0-14、雙譯碼方式（行8位*列7位）；數(shù)據(jù)線：I/O0-7；控制線：CS（片選）、WE（寫(xiě)有效）、OE（讀有效）3．2．2 基本的SRAM邏輯結(jié)構(gòu)單譯碼方式：輸入線15根，輸出線215=32K根；雙譯碼方式：輸入線15根，輸出線28=256、27=128，合計(jì)384根；3．2．3 讀寫(xiě)周期波形圖讀操作的過(guò)程：地址穩(wěn)定輸出到地址總線上即地址信號(hào)有效→片選信號(hào)、讀信號(hào)有效→數(shù)據(jù)穩(wěn)定輸出到數(shù)據(jù)總線上。讀出時(shí)間：tAQ讀周期：tRC3．2．3 讀寫(xiě)周期波形圖寫(xiě)操作的過(guò)程：地址穩(wěn)定輸出到地址總線上即地址信號(hào)有效→片選信號(hào)、寫(xiě)信號(hào)有效→寫(xiě)數(shù)據(jù)穩(wěn)定出現(xiàn)在數(shù)據(jù)總線上→數(shù)據(jù)可靠寫(xiě)入存儲(chǔ)器。寫(xiě)數(shù)時(shí)間：tAD寫(xiě)周期：tWCtAD3．2 SRAM存儲(chǔ)器[例]下圖是SRAM的寫(xiě)入時(shí)序圖。其中R/W是讀/寫(xiě)命令控制線，當(dāng)R/W線為低電平時(shí),存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器。請(qǐng)指出下圖寫(xiě)入時(shí)序中的錯(cuò)誤，并畫(huà)出正確的寫(xiě)入時(shí)序圖。[解]在寫(xiě)周期內(nèi)，地址信號(hào)、數(shù)據(jù)信號(hào)、片選信號(hào)、寫(xiě)信號(hào)應(yīng)該是穩(wěn)定不變的。3．2 SRAM存儲(chǔ)器

SRAM存儲(chǔ)器特點(diǎn)：不掉電情況下，可穩(wěn)定維持信息不變。因?yàn)镾RAM存儲(chǔ)元采用雙穩(wěn)態(tài)交叉反饋電路，可以靠自身維持信息不變，不需要外部電路定期刷新、補(bǔ)充電荷?！?”：A點(diǎn)高電位、B點(diǎn)低電位

“0”：A點(diǎn)低電位、B點(diǎn)高電位

SRAM存儲(chǔ)器缺點(diǎn)：MOS管多，不利于大容量集成。3．3DRAM存儲(chǔ)器 DRAM存儲(chǔ)元的記憶原理 DRAM芯片的邏輯結(jié)構(gòu) 讀/寫(xiě)周期、刷新周期 存儲(chǔ)器容量的擴(kuò)充 高級(jí)的DRAM結(jié)構(gòu)3．3．1 DRAM存儲(chǔ)元的記憶原理

寫(xiě)1：輸入緩沖器打開(kāi)，輸入數(shù)據(jù)Din=1送到存儲(chǔ)元位線上，而行選線=1打開(kāi)MOS管，位線上的高電平給電容充電、存儲(chǔ)電荷，表示存儲(chǔ)了“1”。1個(gè)MOS管+1個(gè)電容MOS管相當(dāng)于一個(gè)開(kāi)關(guān)3．3．1 DRAM存儲(chǔ)元的記憶原理

寫(xiě)0：輸入緩沖器打開(kāi)，輸入數(shù)據(jù)Din=0送到存儲(chǔ)元位線上，而行選線=1打開(kāi)MOS管，電容上的電荷通過(guò)MOS管和位線放電，表示存儲(chǔ)了“0”。3．3．1 DRAM存儲(chǔ)元的記憶原理

讀操作：輸出緩沖器/讀出放大器打開(kāi)，行選線=1打開(kāi)MOS管。如果存儲(chǔ)的“1”，則電容上存儲(chǔ)了足夠的電荷，將通過(guò)位線、輸出緩沖器/讀出放大器發(fā)送到Dout上，即Dout=1；如果存儲(chǔ)的“0”，則電容上無(wú)足夠的電荷輸出，即Dout=0。3．3．1 DRAM存儲(chǔ)元的記憶原理

為什么需要刷新存儲(chǔ)元的1？

（1）存儲(chǔ)“1”，電容上駐留足夠的電荷，但是MOS管、電容總會(huì)有泄漏，時(shí)間不能維持足夠的電荷；（2）讀“1”是破壞性讀出，因?yàn)轳v留電荷經(jīng)位線、輸出緩沖器/讀出放大器、釋放電荷。3．3．1 DRAM存儲(chǔ)元的記憶原理

如何刷新存儲(chǔ)元的1？（1）讀出Dout=1時(shí)刷新，Dout=1經(jīng)過(guò)刷新緩沖器送到位線上，再經(jīng)MOS管寫(xiě)到電容上；（2）定時(shí)刷新，按行刷新、規(guī)定時(shí)間范圍內(nèi)刷新全部存儲(chǔ)元。3．3．2 DRAM芯片的邏輯結(jié)構(gòu)存儲(chǔ)容量：1M*4位，1M個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元4個(gè)二進(jìn)制位；存儲(chǔ)元陣列：4個(gè)1024*1024的存儲(chǔ)元陣列面，每個(gè)面相同的點(diǎn)元同時(shí)輸入/輸出；地址線：應(yīng)該20根，實(shí)際上只有10根A0-9，20位地址分2次輸入RAS有效時(shí)，通過(guò)A0-9輸入10位行地址；CAS有效時(shí)，通過(guò)A0-9輸入10位列地址；3．3．2 DRAM芯片的邏輯結(jié)構(gòu)數(shù)據(jù)線：4根，D1-4控制線：RAS、CAS；WE、OE；3．3．2 DRAM芯片的邏輯結(jié)構(gòu)刷新：前面講到，讀出時(shí)刷新。事實(shí)上，對(duì)長(zhǎng)期未被讀出的數(shù)據(jù)也需要定期刷新，典型是8～16ms必須刷新一次。按行刷新。刷新計(jì)數(shù)器：每刷新一行，自動(dòng)加1，下一次刷新的行地址。刷新控制與定時(shí)器：刷新周期?！?．3．2 DRAM芯片的邏輯結(jié)構(gòu)3．3．3 讀/寫(xiě)周期、刷新周期讀/寫(xiě)周期：注意行地址、列地址分2次輸入的控制機(jī)制。3．3．4 存儲(chǔ)器容量的擴(kuò)充1、字長(zhǎng)位數(shù)擴(kuò)展[例]利用1M*4位的SRAM芯片，設(shè)計(jì)一個(gè)存儲(chǔ)容量為1M*8位的SRAM存儲(chǔ)器。E：CPU訪問(wèn)內(nèi)存有效3．3．4 存儲(chǔ)器容量的擴(kuò)充A0-19R/W1M*4CSI/O0-3A0-19R/W1M*4CSI/O0-3A0-19R/WCPUED0-3D4-7E：CPU訪問(wèn)內(nèi)存時(shí)，有效。3．3．4 存儲(chǔ)器容量的擴(kuò)充2、字存儲(chǔ)容量擴(kuò)展[例]利用1M*8位的DRAM芯片，設(shè)計(jì)一個(gè)存儲(chǔ)容量為2M*8位的SRAM存儲(chǔ)器。地址線A20：接E0=0，選擇DRAM1片=1，選擇DRAM2片控制線E：接E13．3．4 存儲(chǔ)器容量的擴(kuò)充A0-191M*8E0E1R/W

I/O0-7A0-191M*8E0E1R/WI/O0-7A0-19A20ER/WD0-73．3．4 存儲(chǔ)器容量的擴(kuò)充[例]主存儲(chǔ)器邏輯設(shè)計(jì) 設(shè)CPU的地址總線16根(A0-15，A0為低位)，雙向數(shù)據(jù)總線16根(D0-15)，控制總線中與主存有關(guān)的信號(hào)有MREQ(允許訪存，低電平有效)，R/W(高電平為讀命令，低電平為寫(xiě)命令)。 主存地址空間分配如下： 0—8191為系統(tǒng)程序區(qū)（8K），由只讀存儲(chǔ)芯片組成； 8192—32767為用戶程序區(qū)（24K）； 63487-65535為系統(tǒng)程序工作區(qū)（2K）。 上述地址為十進(jìn)制數(shù)。3．3．4 存儲(chǔ)器容量的擴(kuò)充[例]主存儲(chǔ)器邏輯設(shè)計(jì) 現(xiàn)有如下存儲(chǔ)器芯片： EPROM：8K×8位(控制端僅有CS); SRAM：2K×8位，8K×8位（控制端有CS、R/W）。 請(qǐng)從上述芯片中選擇適當(dāng)芯片設(shè)計(jì)該計(jì)算機(jī)主存儲(chǔ)器，畫(huà)出主存儲(chǔ)器邏輯框圖，注意畫(huà)出選片邏輯(可選用門(mén)電路及3∶8譯碼器74LS138)與CPU的連接，說(shuō)明選哪些存儲(chǔ)器芯片，選多少片。3．3．4 存儲(chǔ)器容量的擴(kuò)充[解]主存儲(chǔ)器邏輯設(shè)計(jì)方法第1步：根據(jù)設(shè)計(jì)容量、提供的芯片容量構(gòu)建地址空間分布圖（類(lèi)似搭積木），可能需要字、位擴(kuò)展。8K（EPROM）8K（SRAM）8K（SRAM）8K（SRAM）30K（空）2K（SRAM）0819181923276763487655358K（EPROM）8K（SRAM）8K（SRAM）8K（SRAM）30K（空）2K（SRAM）芯片選擇：2片8K*8位EPROM芯片；6片8K*8位SRAM芯片：2片2K*8位SRAM芯片；3．3．4 存儲(chǔ)器容量的擴(kuò)充第2步：用二進(jìn)制寫(xiě)出連續(xù)的地址空間范圍00000000000000000000H00011111111111111FFFH00100000000000002000H00111111111111113FFFH01000000000000004000H01011111111111115FFFH01100000000000006000H01111111111111117FFFH10000000000000008000H1111011111111111F7FFH1111100000000000F800H1111111111111111FFFFH8K（EPROM）8K（SRAM）8K（SRAM）8K（SRAM）30K（空）2K（SRAM）8K（EPROM）8K（SRAM）8K（SRAM）8K（SRAM）30K（空）2K（SRAM）1#3#2#4#5#3．3．4 存儲(chǔ)器容量的擴(kuò)充第3步：寫(xiě)出各片組的片選邏輯表達(dá)式。 從二進(jìn)制地址空間范圍可以明顯看出，采用A15、A14、A13三根地址線譯碼（74LS138），可以從地址上區(qū)分出各片組。 1#：CS1=A15A14A13=000=Y0 2#：CS2=A15A14A13=001=Y1 3#：CS3=A15A14A13=010=Y2 4#：CS4=A15A14A13=011=Y3 5#：CS5=A15A14A13A12A11=11111=Y7113．3．4 存儲(chǔ)器容量的擴(kuò)充第4步：按三總線分析CPU和選用存儲(chǔ)器芯片的數(shù)據(jù)線、地址線、控制線，以便設(shè)計(jì)CPU與存儲(chǔ)器的連接。 8K×8位EPROM（#1） 數(shù)據(jù)線D0-7，地址線A0-12，片選CS 8K×8位SRAM（#2、#3、#4） 數(shù)據(jù)線D0-7，地址線A0-12， 片選CS、讀寫(xiě)R/W 2K×8位SRAM（#5）

數(shù)據(jù)線D0-7，地址線A0-10， 片選CS、讀寫(xiě)R/W

CPU 數(shù)據(jù)線D0-15，地址線A0-15 ，訪問(wèn)存儲(chǔ)器MREQ、讀寫(xiě)信號(hào)線R/W第5步：設(shè)計(jì)CPU與存儲(chǔ)器連接的邏輯結(jié)構(gòu)圖。3．3．4 存儲(chǔ)器容量的擴(kuò)充A0-10A11-12CPUR/W

74LS138A13-15Y0MREQCED0-7D8-15A0-10A11-12CSD0-7A0-10A11-12CSD0-7A0-10A11-12CSD0-7R/WA0-10A11-12CSD0-7R/WA0-10A11-12CSD0-7R/WA0-10A11-12CSD0-7R/WA0-10A11-12CSD0-7R/WA0-10A11-12CSD0-7R/WA0-10CSD0-7R/WA0-10CSD0-7R/W邏輯Y1Y2Y3Y7A11A123．3．5 高級(jí)的DRAM結(jié)構(gòu)1、存儲(chǔ)器分頁(yè)按512個(gè)單元分頁(yè)1M×4位=2048×（512×4位）512×4512×4……512×40000000000000000000000000000000111111111頁(yè)（行）地址(11位)頁(yè)內(nèi)（列）地址(9位)00000000001000000000000000000011111111111111111111100000000011111111111111111111第0頁(yè)第1頁(yè)第2047頁(yè)3．3．5 高級(jí)的DRAM結(jié)構(gòu)2、FPM-DRAM快速頁(yè)模式動(dòng)態(tài)存儲(chǔ)器

普通周期：輸出一個(gè)行地址、一個(gè)列地址，然后讀/寫(xiě)一個(gè)數(shù)據(jù)。

快速頁(yè)周期：首先輸入行地址，然后依次輸出列地址，一個(gè)周期中可以讀/寫(xiě)該頁(yè)的所有數(shù)據(jù)。3．3．5 高級(jí)的DRAM結(jié)構(gòu)3、CDRAM帶高速緩沖器的動(dòng)態(tài)存儲(chǔ)器 輸出行地址、首先判斷該行是否已經(jīng)在SRAM中： 命中：直接在高速緩沖存儲(chǔ)器SRAM中讀寫(xiě)；

未命中：將該行地址所在的頁(yè)全部調(diào)入到SRAM中，基于程序局部性原理，很可能連續(xù)在SRAM中命中。3．4只讀存儲(chǔ)器和閃速存儲(chǔ)器 只讀存儲(chǔ)器ROM 閃速存儲(chǔ)器3．4．1 只讀存儲(chǔ)器ROM只讀存儲(chǔ)器特點(diǎn)：

正常工作情況下，只能讀、不能寫(xiě)，讀出的是事先存入的確定數(shù)據(jù)。 通過(guò)特定方式擦除，然后寫(xiě)入數(shù)據(jù)。 只讀存儲(chǔ)器由于工作可靠，保密性強(qiáng)，在計(jì)算機(jī)系統(tǒng)中得到廣泛應(yīng)用。3．4．1 只讀存儲(chǔ)器ROM1、一次性掩膜ROM000…10000…11001…11…00000…01（1）出廠前一次性燒成；（2）MOS管的導(dǎo)通、截止；（3）一旦燒成，不能改寫(xiě)；3．4．1 只讀存儲(chǔ)器ROM2、EPROM存儲(chǔ)元

光擦除可編程可讀存儲(chǔ)器（1）出廠時(shí)為全“1”（2）幾十伏高壓寫(xiě)入“0”（3）正常工作電壓讀出（4）紫外線照射擦除、恢復(fù)為全“1”3．4．1 只讀存儲(chǔ)器ROM3、E2PROM存儲(chǔ)元電擦除可編程只讀存儲(chǔ)器。（1）出廠時(shí)為全“1”（2）幾十伏高壓寫(xiě)入“0”（3）正常工作電壓讀出（4）幾十伏高壓擦除、恢復(fù)為全“1”3．4．2 FLASH閃速存儲(chǔ)器高速高密度非易失性的讀/寫(xiě)存儲(chǔ)器

（1）高速：閃存，眨眼的功夫（2）高密度：?jiǎn)蝹€(gè)MOS管組成（3）正常工作電壓讀/寫(xiě)/擦除，既有RAM的優(yōu)點(diǎn)、又有ROM的優(yōu)點(diǎn)3．5并行存儲(chǔ)器 雙端口存儲(chǔ)器 多模塊交叉存儲(chǔ)器3．5．1 雙端口存儲(chǔ)器1、雙端口存儲(chǔ)器的邏輯結(jié)構(gòu)

雙端口存儲(chǔ)器：同一個(gè)存儲(chǔ)器具有兩組相互獨(dú)立的讀寫(xiě)控制線路（即兩個(gè)相互獨(dú)立的訪問(wèn)端口），它們分別具有各自的地址線、數(shù)據(jù)線和控制線，可以進(jìn)行并行的獨(dú)立操作。3．5．1 雙端口存儲(chǔ)器3．5．1 雙端口存儲(chǔ)器2、無(wú)沖突讀寫(xiě)控制 當(dāng)只有任意一個(gè)端口訪問(wèn)存儲(chǔ)器時(shí)，當(dāng)然它可以對(duì)整個(gè)存儲(chǔ)器的任何單元進(jìn)行存取，而且不存在沖突的問(wèn)題。 當(dāng)兩個(gè)端口同時(shí)訪問(wèn)存儲(chǔ)器，而訪問(wèn)地址不相同（不同存儲(chǔ)單元）時(shí)，在兩個(gè)端口上可以同時(shí)各自獨(dú)立地并行進(jìn)行讀寫(xiě)操作，不會(huì)發(fā)生沖突。3．5．1 雙端口存儲(chǔ)器3、有沖突讀寫(xiě)控制 當(dāng)兩個(gè)端口同時(shí)存取（訪問(wèn)）存儲(chǔ)器同一存儲(chǔ)單元時(shí)，便發(fā)生讀寫(xiě)沖突。 為解決此問(wèn)題，特設(shè)置了BUSY標(biāo)志。 在這種情況下，片上的判斷邏輯可以決定哪個(gè)端口優(yōu)先進(jìn)行讀寫(xiě)操作，而對(duì)另一個(gè)被延遲的端口置BUSY標(biāo)志（低電平有效）。3．5．2 多模塊交叉存儲(chǔ)器1、存儲(chǔ)器的模塊化組織

順序方式：各存儲(chǔ)體依次順序定義地址空間，一個(gè)存儲(chǔ)體編完以后才到另一塊，每個(gè)存儲(chǔ)體中的地址是連續(xù)的。地址范圍：M0：00000-00111M1：01000-01111M2：1000010111M3：11000-11111特點(diǎn)：（1）某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作。（2）某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作。（3）增添模塊擴(kuò)充容量比較方便。（4）各模塊串行工作，難以采用流水線提高帶寬。3．5．2 多模塊交叉存儲(chǔ)器1、存儲(chǔ)器的模塊化組織

交叉方式：連續(xù)地址交叉分配在各個(gè)存儲(chǔ)體中，每個(gè)存儲(chǔ)體中的地址是不連續(xù)的。地址范圍：M0：00000-11100M1：00001-11101M2：00011-11110M3：00011-11111特點(diǎn)：（1）同一個(gè)模塊內(nèi)的地址都是不連續(xù)的。（2）對(duì)連續(xù)的成組訪問(wèn)可實(shí)現(xiàn)流水線并行存取，提高存儲(chǔ)器的帶寬。3．5．2 多模塊交叉存儲(chǔ)器2、多模塊交叉存儲(chǔ)器結(jié)構(gòu)（1）設(shè)模塊存取一個(gè)存儲(chǔ)單元的時(shí)間為T(mén)；（2）總線傳遞一個(gè)數(shù)據(jù)到CPU，然后到運(yùn)算器/控制器的時(shí)間為τ；（3）流水線方式存?。篗0取出一個(gè)數(shù)據(jù)D0，然后經(jīng)過(guò)總線傳遞；當(dāng)D0總線傳遞完成，馬上就有M1中的一個(gè)數(shù)據(jù)D1，送給總線傳遞；依此類(lèi)推……，充分利用總線，只要總線傳遞不重疊即可。（4）顯然，T=4τ，為了充分利用總線，必然有四個(gè)存儲(chǔ)體的重疊操作，即交叉存儲(chǔ)器的流水線方式存取。3．5．2 多模塊交叉存儲(chǔ)器2、多模塊交叉存儲(chǔ)器結(jié)構(gòu)（1）流水線的時(shí)鐘周期為τ；（2）采用交叉流水線完成n個(gè)任務(wù)所需要的時(shí)間為（T+τ）+(n-1)τ，為了和流水線時(shí)間公式一致，為T(mén)+(n-1)τ

；（3）采用非流水完成n個(gè)任務(wù)所需要的時(shí)間為n（T+τ），可約為nT

；3．5．2 多模塊交叉存儲(chǔ)器【例5】設(shè)存儲(chǔ)器容量為32字，字長(zhǎng)64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期τ=50ns。問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少?【解】順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=4個(gè)字的信息總量都是：q=64位×4=256位。 順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出4個(gè)字所需的時(shí)間分別是：

t2=mT=4×200ns=800ns=8×10-7s t1=T+(m-1)τ=200ns+3×50ns=350ns=35×10-7s 順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是： W2=q/t2=256÷(8×10-7)=32×107bps W1=q/t1=256÷(35×10-7)=73×107bps3．6cache存儲(chǔ)器 Cache基本原理 主存與cache的地址映射 替換策略 Cache的寫(xiě)操作策略 Pentium4的cache組織3．6．1 cache基本原理1、cache的功能 cache是一種高速緩沖存儲(chǔ)器，為了解決CPU和主存之間速度不匹配而采用的一項(xiàng)重要技術(shù)。 （1）可高速存取的小容量的存儲(chǔ)器，片內(nèi)cache已經(jīng)接近于CPU的處理速度； （2）CPU可直接訪問(wèn)cache； （3）可構(gòu)造2級(jí)以上的cache系統(tǒng)； （4）cache系統(tǒng)實(shí)現(xiàn)cache和主存、cache和cache之間的信息交換，對(duì)用戶是透明的。3．6．1 cache基本原理2、cache的基本原理 主存和cache均按照約定長(zhǎng)度劃分為若干塊； 主存中一個(gè)數(shù)據(jù)塊調(diào)入到cache中，則將數(shù)據(jù)塊地址（塊編號(hào)）存放到相聯(lián)存儲(chǔ)器CAM中，將數(shù)據(jù)塊內(nèi)容存放在cache中；3．6．1 cache基本原理2、cache的基本原理 當(dāng)CPU訪問(wèn)主存時(shí)，同時(shí)輸出物理地址給主存、相聯(lián)存儲(chǔ)器CAM，控制邏輯判斷所訪問(wèn)的塊是否在cache中： 若在，則命中，CPU直接訪問(wèn)cache。 若不在，則未命中，CPU直接訪問(wèn)主存，并將該單元所在數(shù)據(jù)塊交換到cache中。3．6．1 cache基本原理2、cache的基本原理 基于程序和數(shù)據(jù)的局部性訪問(wèn)原理； 通過(guò)cache和主存之間的動(dòng)態(tài)數(shù)據(jù)塊交換，盡量爭(zhēng)取CPU訪存操作在cache命中，從而總體提高訪存速度； cache實(shí)際上是主存的當(dāng)前最活躍部分，即主存的一個(gè)子集。3．6．1 cache基本原理2、cache的基本原理

LRU管理邏輯：LRU是一種替換策略，當(dāng)cache已滿、且有新的數(shù)據(jù)塊需要載入時(shí)，將最近最少使用的數(shù)據(jù)塊替換出去。3．6．1 cache基本原理2、cache的基本原理

控制邏輯：片外cache一般由主存/cache控制器提供控制邏輯，負(fù)責(zé)片外cache與主存、片外cache與片內(nèi)cache、片外cache與CPU之間的數(shù)據(jù)交換及控制。片內(nèi)cache由CPU提供控制邏輯，負(fù)責(zé)片內(nèi)cache與CPU、片內(nèi)cache與片外cache、片內(nèi)cache與主存之間的數(shù)據(jù)交換及控制。3．6．1 cache基本原理2、cache的基本原理

數(shù)據(jù)交換：CPU～cache：CPU以機(jī)器字為單位訪問(wèn)cache；CPU～內(nèi)存：CPU以機(jī)器字為單位訪問(wèn)內(nèi)存；cache～內(nèi)存：以定長(zhǎng)數(shù)據(jù)塊為單位數(shù)據(jù)交換；cache～cache：以定長(zhǎng)數(shù)據(jù)塊為單位數(shù)據(jù)交換。3．6．1 cache基本原理3、cache的命中率 命中率：

增加cache以后，就應(yīng)該盡量爭(zhēng)取在cache中命中越多越好。 在一個(gè)程序執(zhí)行期間，設(shè)Nc表示cache命中完成存取的總次數(shù)，Nm表示未命中、主存完成存取的總次數(shù)，h定義為命中率，則有：。3．6．1 cache基本原理3、cache的命中率 cache/主存系統(tǒng)的平均訪問(wèn)時(shí)間： 設(shè)tc表示命中時(shí)的cache訪問(wèn)時(shí)間，tm表示未命中時(shí)的主存訪問(wèn)時(shí)間，1-h表示未命中率，則cache/主存系統(tǒng)的平均訪問(wèn)時(shí)間ta為：3．6．1 cache基本原理3、cache的命中率 訪問(wèn)效率：

設(shè)r=tm/tc表示主存慢于cache的倍率，e表示訪問(wèn)效率，則有:3．6．1 cache基本原理3、cache的命中率 命中率的影響因素： 程序行為，順序程序比分支程序命中率高； cache的容量；組織方式；數(shù)據(jù)塊大?。?．6．1 cache基本原理【例6】CPU執(zhí)行一段程序時(shí)，cache完成存取次數(shù)為1900次，主存完成存取次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問(wèn)時(shí)間。【解】 h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3% ta=tc/e=50ns/0.833=60ns3．6．2 主存與cache的地址映射 與主存容量相比，cache的容量很小，保存的內(nèi)容只是主存內(nèi)容的一個(gè)子集，且cache與主存的數(shù)據(jù)交換是以塊為單位。 為了把主存塊放到cache中合適的位置，必須應(yīng)用某種方法把主存地址定位到cache中，稱(chēng)為地址映射。 “映射”一次的含義就是確定位置對(duì)應(yīng)關(guān)系。 地址映射由硬件控制邏輯實(shí)現(xiàn)。

地址映射方式有全相聯(lián)方式、直接方式和組相聯(lián)方式三種。3．6．2 主存與cache的地址映射1、全相聯(lián)映射方式主存和cache都按照相同的約定的長(zhǎng)度劃分若干個(gè)塊（行），當(dāng)主存中某塊（行）交換到cache的一個(gè)塊（行）中時(shí)，將塊地址集中存放在相聯(lián)存儲(chǔ)器CAM中。（1）主存256塊，cache8塊；（2）設(shè)塊的長(zhǎng)度為128B，則主存物理地址為：塊地址8位+塊內(nèi)地址7位；（3）主存中的任意一塊（行）可以載入到cache中任意一塊（行）位置上；CAM3．6．2 主存與cache的地址映射1、全相聯(lián)映射方式根據(jù)物理地址中的塊地址s（塊號(hào)）和CAM中已存放的塊地址（標(biāo)記）進(jìn)行比較：若命中，則根據(jù)塊內(nèi)地址w（字）訪問(wèn)cache指定單元；若未命中，則根據(jù)s+w訪問(wèn)主存單元，并將該塊載入cache中。特點(diǎn)：靈活；比較器耗時(shí)；3．6．2 主存與cache的地址映射2、直接映射方式

（1）主存按照cache的塊數(shù)進(jìn)行分組，如圖主存中的256個(gè)數(shù)據(jù)塊，按照8塊一組，劃分為32個(gè)組；（2）主存物理地址=組號(hào)5位+組內(nèi)塊編號(hào)3位+塊內(nèi)地址7位；3．6．2 主存與cache的地址映射2、直接映射方式

主存中每組的第0塊（B0、B8、B16…B248）只能載入到L0塊（行）；主存中每組的第1塊（B1、B9、B17…B249）只能載入到L1塊（行）；……；主存中每組的第7塊（B7、B15、B23…B255）只能載入到L7塊（行）。3．6．2 主存與cache的地址映射2、直接映射方式

（1）根據(jù)物理地址組內(nèi)塊編號(hào)r，直接對(duì)應(yīng)cache中同編號(hào)塊;（2）比較組號(hào)s-r是否一致；若一致，則命中，否則未命中；特點(diǎn)：靈活性差；3．6．2 主存與cache的地址映射3、組相聯(lián)映射方式 全相聯(lián)映射方式太靈活、比較工作量大； 直接映射方式太死； 組相聯(lián)映射方式是前兩種方式的折衷方案，即將cache、主存都分組，適當(dāng)提高靈活性。 最常采用組相聯(lián)映射方式。3．6．2 主存與cache的地址映射3、組相聯(lián)映射方式（1）cache中每?jī)蓚€(gè)塊（行）為一組，共劃分為4組；（2）主存按照cache中的組數(shù)進(jìn)行分組，共劃分為64個(gè)組，每組4塊；3．6．2 主存與cache的地址映射3、組相聯(lián)映射方式主存中每組的第0塊（B0、B4、…B252）可以載入到S0組中任意一塊；主存中每組的第1塊（B1、B5、…B253）可以載入到S1組中任意一塊；

主存中每組的第2塊（B2、B6、…B253）可以載入到S1組中任意一塊;主存中每組的第3塊（B3、B7、…B255）可以載入到S3組中任意一塊；3．6．2 主存與cache的地址映射3、組相聯(lián)映射方式

（1）根據(jù)物理地址組內(nèi)塊編號(hào)d，直接對(duì)應(yīng)cache中同編號(hào)組;（2）比較cache組中所有塊的s-d是否一致；若一致，則命中，否則未命中；3．6．3 替換策略替換策略：

當(dāng)一個(gè)新的主存塊需要載入到cache、而允許存放此塊（行）的位置已滿時(shí)，需要選擇哪一塊（行）被替換出cache，這需要一種策略機(jī)制。直接映射方式：

內(nèi)存中每組的第i塊只能映射到cache中的第i塊，是固定的一對(duì)一關(guān)系，不需要替換策略。全相聯(lián)映射方式： 內(nèi)存中的每一塊可以映射到cache中的任意塊（行），存在替換策略的問(wèn)題。組相聯(lián)映射方式： 內(nèi)存中每組的第i塊可映射到cache的第i組中的任意一塊（行），存在替換策略的問(wèn)題。3．6．3 替換策略1、最不經(jīng)常使用(LFU)算法

上次替換到本次替換之間的一段時(shí)間內(nèi)被訪問(wèn)次數(shù)最少的塊替換出去，不能?chē)?yán)格反映近期訪問(wèn)情況。2、近期最少使用(LRU)算法

將近期內(nèi)（未限定在兩次替換之間）長(zhǎng)久未被訪問(wèn)過(guò)的塊換出。3、隨機(jī)替換策略

隨機(jī)地選擇一塊替換出去。3．6．4 cache的寫(xiě)操作策略寫(xiě)操作策略：

由于cache的內(nèi)容只是主存部分內(nèi)容的復(fù)制，它應(yīng)當(dāng)與主存內(nèi)容保持一致。而CPU對(duì)cache的寫(xiě)操作，更改了cache的內(nèi)容，但并不意味著更改了主存的內(nèi)容，必須有一種策略機(jī)制來(lái)保證cache和主存中的內(nèi)容保持一致。1、寫(xiě)回法

當(dāng)CPU寫(xiě)cache命中時(shí)，只修改cache的內(nèi)容，而不立即寫(xiě)入主存；只有當(dāng)此行被換出時(shí)才寫(xiě)回主存； 這種方法減少了訪問(wèn)主存的次數(shù),但是存在數(shù)據(jù)不一致性的隱患。3．6．4 cache的寫(xiě)操作策略2、全寫(xiě)法

當(dāng)寫(xiě)cache命中時(shí)，cache與主存同時(shí)發(fā)生寫(xiě)修改；當(dāng)寫(xiě)cache未命中時(shí)，直接向主存進(jìn)行寫(xiě)入； 該方法維護(hù)了cache與主存的內(nèi)容一致性，但是效率低。3、寫(xiě)一次法

寫(xiě)一次法是指第一次寫(xiě)cache命中時(shí)要同時(shí)寫(xiě)入主存，以后的寫(xiě)操作只寫(xiě)cache，替換時(shí)再寫(xiě)主存。 第一次寫(xiě)cache命中時(shí)同時(shí)寫(xiě)入主存，目的是通知多cache系統(tǒng)中的其它c(diǎn)ache和主存，這個(gè)數(shù)據(jù)塊發(fā)生了寫(xiě)操作，應(yīng)實(shí)施數(shù)據(jù)一致性策略。3．6．5

Pentium4的cache組織

片內(nèi)三級(jí)cache：L1、L2、L3；

L1cache：I-cache、D-cache；3．7虛擬存儲(chǔ)器 虛擬存儲(chǔ)器的基本概念 頁(yè)式虛擬存儲(chǔ)器 段式虛擬存儲(chǔ)器 段頁(yè)式虛擬存儲(chǔ)器 替換算法 虛擬存儲(chǔ)器實(shí)例3．7．1 虛擬存儲(chǔ)器的基本概念1、虛擬存儲(chǔ)器的引入 在多用戶多任務(wù)系統(tǒng)中，多個(gè)用戶或多個(gè)任務(wù)共享全部主存，要求同時(shí)執(zhí)行多道程序。這些同時(shí)運(yùn)行的多道程序到底占用實(shí)際內(nèi)存中的哪一部分，在編制程序時(shí)是無(wú)法確定的，必須等到程序運(yùn)行時(shí)才動(dòng)態(tài)分配。為此，希望提供一個(gè)足夠大的、獨(dú)立編址的邏輯地址空間，不需考慮實(shí)際內(nèi)存是否放得下、放什么位置。3．7．1 虛擬存儲(chǔ)器的基本概念2、什么是虛擬存儲(chǔ)器 虛擬存儲(chǔ)器是通過(guò)硬件/操作系統(tǒng)，實(shí)現(xiàn)主存-外存之間的信息部分調(diào)入調(diào)出，為用戶提供一個(gè)比實(shí)際物理內(nèi)存容量大得多的存儲(chǔ)器邏輯空間，使之為更大或更多的程序所使用。主存-外存之間的信息部分調(diào)入調(diào)出過(guò)程對(duì)用戶透明。3．7．1 虛擬存儲(chǔ)器的基本概念3、虛擬存儲(chǔ)器的實(shí)現(xiàn)原理

虛擬存儲(chǔ)器技術(shù)基于程序的局部性原理實(shí)現(xiàn)：在一段時(shí)間范圍內(nèi)，執(zhí)行的程序是一個(gè)大程序中相對(duì)集中的一部分程序（模塊），也稱(chēng)為當(dāng)前活躍部分。3．7．1 虛擬存儲(chǔ)器的基本概念4、虛擬存儲(chǔ)器的技術(shù)意義 虛擬存儲(chǔ)器的技術(shù)目的是側(cè)重解決主存容量不足，屬于主存和外存之間的問(wèn)題。 以透明的方式為用戶提供一個(gè)比實(shí)際主存空間大得多的邏輯空間，使之為更大或更多的程序所使用。用戶在編寫(xiě)程序時(shí)不需要考慮所編程序在主存中是否放得下或放在什么位置等具體細(xì)節(jié)問(wèn)題。3．7．1 虛擬存儲(chǔ)器的基本概念5、物理地址空間、物理地址

物理存儲(chǔ)器的實(shí)際地址空間稱(chēng)為物理地址空間；

物理地址空間受CPU外部地址總線控制，設(shè)地址總線為n根、則物理地址空間最大為2n；

物理地址空間中的每一個(gè)存儲(chǔ)單元都必須有一個(gè)唯一的地址編碼，稱(chēng)為物理地址。3．7．1 虛擬存儲(chǔ)器的基本概念6、虛擬地址空間、虛擬地址

通過(guò)虛擬存儲(chǔ)器技術(shù)為用戶透明提供的比實(shí)際物理地址空間大得多的邏輯空間，稱(chēng)為虛擬地址空間；

編譯程序在邏輯空間基礎(chǔ)上生成的邏輯地址，稱(chēng)為虛擬地址；

工作在虛擬地址模式下的CPU負(fù)責(zé)解釋虛擬地址，并通過(guò)相應(yīng)的策略機(jī)制轉(zhuǎn)換為物理地址訪問(wèn)物理內(nèi)存。3．7．1 虛擬存儲(chǔ)器的基本概念7、cache與虛擬存儲(chǔ)器的異同

P98：

（1）出發(fā)點(diǎn)相同 （2）原理相同 （3）側(cè)重點(diǎn)不同 （4）數(shù)據(jù)通路不同 （5）透明性不同 （6）未命中時(shí)的損失不同3．7．1 虛擬存儲(chǔ)器的基本概念8、虛擬存儲(chǔ)器機(jī)制要解決的關(guān)鍵問(wèn)題

P99：

（1）調(diào)度問(wèn)題 （2）地址映射問(wèn)題 （3）替換問(wèn)題 （4）更新問(wèn)題，即寫(xiě)策略3．7．1 虛擬存儲(chǔ)器的基本概念9、主存-外存之間的基本信息傳送單位 主存-外存之間信息交換的基本傳輸單位可采用幾種不同的方案：段、頁(yè)、段頁(yè)，相應(yīng)地分別稱(chēng)為段式虛擬存儲(chǔ)器、頁(yè)式虛擬存儲(chǔ)器、段頁(yè)式虛擬存儲(chǔ)器。3．7．1 虛擬存儲(chǔ)器的基本概念10、段 段是利用程序的模塊化性質(zhì)，按照程序的邏輯結(jié)構(gòu)劃分成的多個(gè)相對(duì)獨(dú)立部分。

段通常是指獨(dú)立的功能模塊、數(shù)據(jù)模塊，如過(guò)程、子程序、數(shù)據(jù)文件等。 段作為獨(dú)立的邏輯單位，可以被其它段調(diào)用，段間連接形成規(guī)模更大的程序。3．7．1 虛擬存儲(chǔ)器的基本概念10、段

段的優(yōu)點(diǎn)：段的分界與程序的自然分界相對(duì)應(yīng)；段的邏輯獨(dú)立性使它易于編譯、管理、修改和保護(hù)；以段為單位在主存-外存之間調(diào)入調(diào)出不會(huì)改變程序的結(jié)構(gòu)性質(zhì)，保證程序的完整性、一致性。

段的缺點(diǎn)：由于段的長(zhǎng)度各不相同，給主存空間的預(yù)留、分配帶來(lái)麻煩。3．7．1 虛擬存儲(chǔ)器的基本概念11、頁(yè)

物理地址空間、虛擬地址空間均按定長(zhǎng)劃分，稱(chēng)為頁(yè)。 優(yōu)點(diǎn)：頁(yè)的大小是固定的，新頁(yè)調(diào)入主存容易合理地預(yù)留、分配存儲(chǔ)空間。

缺點(diǎn)：因?yàn)轫?yè)不是獨(dú)立的邏輯單位，處理、保護(hù)和共享都不及段方便，可能破壞程序的邏輯結(jié)構(gòu)。3．7．1 虛擬存儲(chǔ)器的基本概念12、