LVDS信號原理及相關介紹2013年7月2日

LVDS信號原理及相關介紹背光模組工廠/李明收集目錄一：簡述二:LVDS信號介紹

三：LVDS工作原理四：LVDS信號Vid的技術要求和測試方法五：實際應用中常見問題六：

時序設置七：配屏軟件設置一、簡述：

LVDS：LowVoltageDifferentialSignaling，低電壓差分信號；

20世紀90年代在美國NS公司（美國半導體公司）提出的一種數據傳輸的接口技術，即LVDS接口傳輸數據，這種技術的核心是采用極低的電壓擺幅高速差動傳輸數據，可以實現點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾和低輻射等特點，其傳輸介質可以是銅質的PCB連線，也可以是平衡電纜，LVDS在對信號完整性、低抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應用。液晶電視（包括液晶顯示器）驅動輸出的信號中，除了包括RGB數據信號外，還包括行同步、場同步、像素、時鐘等等信號，其中像素、時鐘信號的最高頻率可超過28MHz，信號接口主要有兩種方式，早期的屏主要是TTL電平信號接口，后期的屏主要是LVDS低電壓差分信號接口；TTL電平信號接口的特點是：R、G、B三組數字信號輸入方式，信號電平較高，數據傳輸速率不高，傳輸距離較短，且抗電磁干擾（EMI）能力也比較差，會對R、G、B數據造成一定的影響，另外，TTL多路數據信號采用排線的方式來傳送，整個排線數量達幾十路，不但連接不便，而且不適合超薄化的趨勢；二、LVDS信號介紹：LVDS低電壓差分接口的特點是：以8-bit屏為例，有5組傳輸線（包括：4組是數據線及1組是時鐘信號），對應在Panel一端有5組接收線；如果是6-bit屏則只有3組數據線和1組時鐘線；每組線中的信號分別為正、負極性信號，信號板到屏的連接線每組線呈絞線狀，信號幅度只有1伏多，EMI輻射小，差分對信號抗干擾能力強，因此現在基本都為LVDS接口的方式，實現了數據的高速率、低噪聲、遠距離、高準確度的傳輸，可以克服TTL電平方式傳輸寬帶高碼率數據時功耗大、EMI電磁干擾大等缺點而研制的一種數字視頻信號傳輸方式。LVDS傳輸支持速率一般在155Mbps（大約為77MHZ）以上；LVDS是一種低擺幅差分信號技術，它使得信號能在差分PCB線對平衡電纜上以幾百Mbps的速率傳輸，其低電壓和低電流驅動輸出實現了低噪聲和低功耗；IEEE（美國電子、電氣工程師協會）在兩個標準中對LVDS信號進行了定義，推薦最大速率為655Mbps，理論極限速率為1.923Mbps；LVDS低電壓差分信號是一種高速串行信號傳輸電平，由于它傳輸速度快，功耗低，抗干擾能力強，傳輸距離遠，易于匹配等優(yōu)點，迅速得到諸多芯片制造廠商和應用商的青睞；三、

LVDS工作原理：1、LVDS信號傳輸組成:LVDS信號傳輸由三部分組成：差分信號發(fā)送器、差分信號互聯器、差分信號接收器；

差分信號發(fā)送器：將非平衡傳輸的TTL電平信號轉換成平衡傳輸的LVDS差分信號，通常由一個IC來完成；

差分信號接收器：將平衡傳輸的LVDS差分信號轉換成非平衡傳輸的TTL電平信號，通常由一個IC來完成；差分信號互聯器：包括聯接線（電纜或者PCB走線），終端匹配電阻。按照IEEE規(guī)定，電阻為100歐，我們通常選擇為100歐或120歐。TTL電平的定義：電路的第一代是電子管，第二代是晶體管（TransistorTransistorLogic），由于集成電路發(fā)展迅猛，各大廠商競相出臺自己的電平標準，導致各芯片之間的連接出現一些接口電路，這也導致額外的浪費，后來才統(tǒng)一了晶體管集成電路的端口電平范圍；TTL電平規(guī)定范圍：電平是個電壓范圍，規(guī)定輸出高電平>2.4V,輸出低電平<0.4V。在室溫下，一般輸出高電平是3.5V，輸出低電平是0.2V。最小輸入高電平和低電平：輸入高電平>=2.0V，輸入低電平<=0.8V，噪聲容限是0.4V。

最基本的LVDS器件就是LVDS驅動器和接收器。LVDS的驅動器由驅動差分線對的電流源組成，電流通常為3.5mA。LVDS接收器具有很高的輸入阻抗，因此驅動器輸出的大部分電流都流過100Ω的匹配電阻，并在接收器的輸入端產生大約350mV的電壓。當驅動器翻轉時，它改變流經電阻的電流方向，因此產生有效的邏輯“1”和邏輯“0”狀態(tài)。由邏輯“0”電平變化到邏輯“1”電平是需要時間的。由于LVDS信號物理電平變化在0.85――1.55V之間，其由邏輯“0”電平到邏輯“1”電平變化的時間比TTL電平要快得多，所以LVDS更適合用來傳輸高速變化信號。其低壓特點，功耗也低。下圖為LVDS與PECL（光收發(fā)器使用的電平）電平變化：2、LVDS信號電平特性：LVDS物理接口使用1.2V偏置電壓作為基準，提供大約400mV擺幅。LVDS驅動器由一個驅動差分線對的電流源組成（通常電流為3.5mA），LVDS接收器具有很高的輸入阻抗，因此驅動器輸出的電流大部分都流過100Ω的匹配電阻，并在接收器的輸入端產生大約350mV的電壓；電流源為恒流特性，終端電阻在100――120歐姆之間，則電壓擺動幅度為：3.5mA*100=350mV；3.5mA*120=420mV。

低擺幅（約為350mV）。低電流驅動模式意味著可實現高速傳輸。ANSI/TIA/EIA644建議了655Mb/s的最大速率和1.923Gb/s的無失真通道上的理論極限速率；

低壓擺幅。恒流源電流驅動，把輸出電流限制到約為3.5mA左右，使跳變期間的尖峰干擾最小，因而產生的功耗非常小。這允許集成電路密度的進一步提高，即提高了PCB板的效能，減少了成本；

具有相對較慢的邊緣速率（dV/dt約為0.300V/0.3ns,即為1V/ns）,同時采用差分傳輸形式，使其信號噪聲和EMI都大為減少，同時也具有較強的抗干擾能力；所以，LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。3、差分信號抗噪特性：從差分信號傳輸線路上可以看出，若是理想狀況，線路沒有干擾時，在發(fā)送側，可以形象理解為：噪聲被抑止掉。上述可以形象理解差分方式抑止噪聲的能力。在實際芯片中，是在噪聲容限內，采用“比較”及“量化”來處理的。LVDS接收器可以承受至少±1V的驅動器與接收器之間的地的電壓變化。由于LVDS驅動器典型的偏置電壓為+1.2V，地的電壓變化、驅動器偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端相對于接收器的地是共模電壓。這個共模范圍是：+0.2V～+2.2V。建議接收器的輸入電壓范圍為：0V～+2.4V。抑止共模噪聲是DS（差分信號）的共同特性，采用差分平衡傳輸，由于其電平幅度大，更不容易受干擾，適合工業(yè)現場不太惡劣環(huán)境下通訊。四、LVDS信號Vid的技術要求和測試方法：五、實際應用中常見問題：1、PCB走線要求：2、PCB

過孔要求：

一般原則：對于高速信號，盡量減少過孔；信號速度低于155Mbps，使用過孔也無妨；

對于表面貼片器件，其管腳的LVDS信號走線在PCB表層或者底層，盡量使用“微帶布線”方式，避免使用過孔聯接信號；

對于插件器件，由于不使用過孔，其信號線本就可以聯接到PCB的“中間層”，這樣一來，盡量使用“帶狀走線”，其性能更好。六、

時序設置：1、時序要求：不同品牌/供應商、不同尺寸的屏時序均不盡相同，舉例：2、時序異常的影響：屏參信息中比較重要的設定有如下幾個：屏上電時序;BYTEm_PANEL_ON_TIMING1//timebetweenpanel&datawhileturnonpowerBYTEm_ucPanelOnTiming2; //timebetweendata&backlightwhileturnonpowerBYTEm_ucPanelOffTiming1;//timebetweenbacklight&datawhileturnoffpowerBYTEm_ucPanelO