第 多路彩燈控制器的設(shè)計(jì)與分析

會(huì)計(jì)學(xué)1第多路彩燈控制器的設(shè)計(jì)與分析2.2系統(tǒng)設(shè)計(jì)方案

根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)CLK_IN，系統(tǒng)清零信號(hào)CLR，彩燈節(jié)奏快慢選擇開(kāi)關(guān)CHOSE_KEY；共有16個(gè)輸出信號(hào)LED[15..0]，分別用于控制十六路彩燈。據(jù)此，我們可將整個(gè)彩燈控制器CDKZQ分為兩大部分：時(shí)序控制電路SXKZ和顯示控制電路XSKZ，整個(gè)系統(tǒng)的組成原理圖如圖2.1所示。第1頁(yè)/共25頁(yè)圖2.1彩燈控制器組成原理圖第2頁(yè)/共25頁(yè)2.3主要VHDL源程序2.3.1時(shí)序控制電路的VHDL源程序--SXKZ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSXKZISPORT(CHOSE_KEY:INSTD_LOGIC;CLK_IN:INSTD_LOGIC;第3頁(yè)/共25頁(yè)CLR:INSTD_LOGIC;CLK:OUTSTD_LOGIC);ENDENTITYSXKZ;ARCHITECTUREARTOFSXKZISSIGNALCLLK:STD_LOGIC;BEGINPROCESS(CLK_IN,CLR,CHOSE_KEY)ISVARIABLETEMP:STD_LOGIC_VECTOR(2DOWNTO0);BEGINIFCLR='1'THEN--當(dāng)CLR='1'時(shí)清零，否則正常工作第4頁(yè)/共25頁(yè)CLLK<='0';TEMP:="000";ELSIFRISING_EDGE(CLK_IN)THENIFCHOSE_KEY='1'THENIFTEMP="011"THENTEMP:="000";CLLK<=NOTCLLK;ELSETEMP:=TEMP+'1';ENDIF;第5頁(yè)/共25頁(yè)--當(dāng)CHOSE_KEY='1'時(shí)產(chǎn)生基準(zhǔn)時(shí)鐘頻率的1/4的時(shí)鐘信號(hào)，否則產(chǎn)生基準(zhǔn)時(shí)鐘

--頻率的1/8的時(shí)鐘信號(hào)

ELSEIFTEMP="111"THENTEMP:="000";CLLK<=NOTCLLK;ELSE第6頁(yè)/共25頁(yè)TEMP:=TEMP+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;CLK<=CLLK;ENDARCHITECTUREART;第7頁(yè)/共25頁(yè)2.3.2顯示控制電路的VHDL源程序--XSKZ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYXSKZISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;LED:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDENTITYXSKZ;ARCHITECTUREARTOFXSKZIS第8頁(yè)/共25頁(yè)TYPESTATEIS(S0,S1,S2,S2,S4,S5,S6);SIGNALCURRENT_STATE:STATE;SIGNALFLOWER:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLR,CLK)IS第9頁(yè)/共25頁(yè)CONSTANTF1:STD_LOGIC_VECTOR(15DOWNTO0):="0001000100010001";CONSTANTF2:STD_LOGIC_VECTOR(15DOWNTO0):="1010101010101010";CONSTANTF2:STD_LOGIC_VECTOR(15DOWNTO0):="0011001100110011";CONSTANTF4:STD_LOGIC_VECTOR(15DOWNTO0):="0100100100100100";CONSTANTF5:STD_LOGIC_VECTOR(15DOWNTO0):="1001010010100101";CONSTANTF6:STD_LOGIC_VECTOR(15DOWNTO0):="1101101101100110";第10頁(yè)/共25頁(yè)--六種花型的定義

BEGINIFCLR='1'THENCURRENT_STATE<=S0;ELSIFRISING_EDGE(CLK)THENCASECURRENT_STATEISWHENS0=>FLOWER<="ZZZZZZZZZZZZZZZZ";CURRENT_STATE<=S1;WHENS1=>FLOWER<=F1;CURRENT_STATE<=S2;第11頁(yè)/共25頁(yè)WHENS2=>FLOWER<=F2;CURRENT_STATE<=S2;WHENS2=>FLOWER<=F2;CURRENT_STATE<=S4;WHENS4=>FLOWER<=F4;CURRENT_STATE<=S5;WHENS5=>FLOWER<=F5;第12頁(yè)/共25頁(yè)CURRENT_STATE<=S6;WHENS6=>FLOWER<=F6;CURRENT_STATE<=S1;ENDCASE;ENDIF;ENDPROCESS;LED<=FLOWER;ENDARCHITECTUREART;第13頁(yè)/共25頁(yè)2.3.3整個(gè)電路系統(tǒng)的VHDL源程序--CDKZQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCDKZQISPORT(CLK_IN:INSTD_LOGIC;CLR:INSTD_LOGIC;CHOSE_KEY:INSTD_LOGIC;LED:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDENTITYCDKZQ;第14頁(yè)/共25頁(yè)ARCHITECTUREARTOFCDKZQISCOMPONENTSXKZISPORT(CHOSE_KEY:INSTD_LOGIC;CLK_IN:INSTD_LOGIC;CLR:INSTD_LOGIC;CLK:OUTSTD_LOGIC);ENDCOMPONENTSXKZ;COMPONENTXSKZISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;第15頁(yè)/共25頁(yè)LED:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDCOMPONENTXSKZ;SIGNALS1:STD_LOGIC;BEGINU1:SXKZPORTMAP(CHOSE_KEY,CLK_IN,CLR,S1);U2:XSKZPORTMAP(S1,CLR,LED);ENDARCHITECTUREART;第16頁(yè)/共25頁(yè)2.4系統(tǒng)仿真/硬件驗(yàn)證2.4.1系統(tǒng)的有關(guān)仿真時(shí)序控制電路SXKZ、顯示控制電路XSKZ及整個(gè)電路系統(tǒng)CDKZQ的仿真圖分別如圖2.2、圖2.3和圖2.4所示。第17頁(yè)/共25頁(yè)圖2.2時(shí)序控制電路SXKZ仿真圖第18頁(yè)/共25頁(yè)圖2.3顯示控制電路XSKZ仿真圖第19頁(yè)/共25頁(yè)圖2.4整個(gè)電路系統(tǒng)CDKZQ仿真圖第20頁(yè)/共25頁(yè)2.4.2系統(tǒng)的硬件驗(yàn)證系統(tǒng)通過(guò)仿真后，我們可根據(jù)自己所擁有的EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)進(jìn)行編程下載和硬件驗(yàn)證?？紤]到一般EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)提供的輸出顯示資源有限，我們可將輸出適當(dāng)調(diào)整后進(jìn)行硬件驗(yàn)證。第21頁(yè)/共25頁(yè)2.5設(shè)計(jì)技巧分析(1)在時(shí)序控制電路SXKZ的設(shè)計(jì)中，利用計(jì)數(shù)器計(jì)數(shù)達(dá)到分頻值時(shí)，對(duì)計(jì)數(shù)器進(jìn)行清零，同時(shí)將輸出信號(hào)反向，這就非常簡(jiǎn)潔地實(shí)現(xiàn)了對(duì)輸入基準(zhǔn)時(shí)鐘信號(hào)的分頻，并且分頻信號(hào)的占空比為0.5。第22頁(yè)/共25頁(yè)(2)在顯示控制電路XSKZ的設(shè)計(jì)中，利用狀態(tài)機(jī)非常簡(jiǎn)潔地實(shí)現(xiàn)了六種花型的循環(huán)變化，同時(shí)利用六個(gè)十六位常數(shù)的設(shè)計(jì)，可非常方便地設(shè)置和修改六種花型。

(3)對(duì)于頂層程序的設(shè)計(jì)，因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可使用原理圖的設(shè)計(jì)方式。但對(duì)于模塊較