數(shù)電復(fù)習(xí)大綱

數(shù)字電子技術(shù)基礎(chǔ)復(fù)習(xí)大綱高等教育出版社康華光1.研究對(duì)象：輸入-輸出間的邏輯關(guān)系。2.采用二進(jìn)制：二元函數(shù)，兩種狀態(tài)，用0、1表示3.分析工具：邏輯代數(shù)4.表達(dá)方式：真值表、邏輯表達(dá)式、邏輯圖、卡諾圖、時(shí)序圖（波形圖）、狀態(tài)圖等。5.分類：組合邏輯電路-邏輯門電路

時(shí)序邏輯電路-觸發(fā)器數(shù)字電路特點(diǎn)：{一、數(shù)字邏輯基礎(chǔ)1、數(shù)制與碼①數(shù)制：以R為基數(shù)的計(jì)數(shù)體制R=2、8、10、16……

位權(quán)：Rn-1…R2R1R0.R-1R-2…R-m

一般表達(dá)式：n-整數(shù)位數(shù)m-小數(shù)位數(shù)Ki-各位系數(shù)R-基數(shù)處于不同位置的數(shù)碼Ki所代表的數(shù)值是不同的，每一位的權(quán)數(shù)（位權(quán)）是Ri。②數(shù)制間的轉(zhuǎn)換二進(jìn)制與十六進(jìn)制數(shù)、八進(jìn)制數(shù)之間的轉(zhuǎn)換

24=16，四位二進(jìn)制數(shù)對(duì)應(yīng)一位十六進(jìn)制數(shù)。23=8，三位二進(jìn)制數(shù)對(duì)應(yīng)一位八進(jìn)制數(shù)。舉例：3AF.2H=0011

1010

1111.0010=1110101111.001B 3AF21111101.11B=0111

1101.1100=7D.CH 7DC十六進(jìn)制和八進(jìn)制是二進(jìn)制的另一種表達(dá)形式，一一對(duì)應(yīng)，能簡(jiǎn)單互換。二進(jìn)制數(shù)（B、O、H）取不同R按展開式展開，然后按照十進(jìn)制運(yùn)算法則求和。 1011.1010B=（1×23+1×21+1×20+1×2-1+1×2-3）D=11.625DDFC.8H=（13×162+15×161+12×160+8×16-1）D

=3580.5D十進(jìn)制數(shù)（D）十進(jìn)制數(shù)（D）二進(jìn)制數(shù)（B、O、H）整數(shù)轉(zhuǎn)換法：除2取余，直至商為0，低位至高位小數(shù)轉(zhuǎn)換法：乘2取整，直至ε，高位到低位{③碼編碼：把若干個(gè)0和1按一定規(guī)律編排在一起，組成不同的代碼，并且賦予每個(gè)代碼以固定的含義（十進(jìn)制數(shù)值、字母、符號(hào)等）。編碼器能自動(dòng)實(shí)現(xiàn)編碼操作。用n位二進(jìn)制代碼可以表達(dá)2n個(gè)不同的信號(hào)需要編碼的信息有N項(xiàng)，則2n

≥

NA.每一組代碼都可以看作是一個(gè)包含特定含義的符號(hào)，各組代碼之間以及每組代碼內(nèi)部各位之間沒有一定的數(shù)值進(jìn)位關(guān)系。B.信息與代碼間的對(duì)應(yīng)關(guān)系完全是人為規(guī)定的，可以任意編，但在制定編碼時(shí)，應(yīng)該使編碼順序有一定的規(guī)律可循。幾種常見編碼A.自然二進(jìn)制碼（8421碼）：在數(shù)值上與對(duì)應(yīng)的十進(jìn)制恰好相等位數(shù)n由N決定。B.二-十進(jìn)制碼（BCD碼）

固定4位二進(jìn)制編碼表示十進(jìn)制的0-9十個(gè)數(shù)碼。由于4位二進(jìn)制碼可以表示24=16種信號(hào)，所以在表示0-9這十個(gè)數(shù)碼時(shí)就有不同的組合，即不同的編碼方式：

8421BCD碼2421BCD碼5421BCD碼余3碼：8421BCD碼+0011判斷及填空：1.四位二進(jìn)制代碼有16種組合，表示0-9十個(gè)十進(jìn)制數(shù)時(shí)要去掉其中6種。2.（1001110111110001）B=（9DF1）H3.10.10B=（）D4.16D=（）8421=（）8421BCD5.FFH=（）B=（）O=（）D=（）8421BCD2.5100000001011011111111377255001001010101√√2、基本邏輯運(yùn)算及表達(dá)方式邏輯代數(shù)是研究數(shù)字邏輯電路的數(shù)學(xué)工具。邏輯代數(shù)是按一定邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)，與普通代數(shù)一樣也是用字母表示變量，區(qū)別在于：①.變量值只有0和1，且只表示兩種對(duì)立的邏輯狀態(tài)，不表示數(shù)量的大小。②.表達(dá)方式：真值表--將輸入變量的各種可能取值和相應(yīng)函數(shù)值排列在一起而組成的表格。

邏輯符號(hào)--規(guī)定的圖形符號(hào)。

邏輯函數(shù)表達(dá)式--L=f（A、B…）

時(shí)序圖等。3邏輯關(guān)系表達(dá)方式間的轉(zhuǎn)換：真值表表達(dá)式邏輯圖真值表表達(dá)式：把真值表中函數(shù)值等于1的變量組合挑出來；變量組合中變量是1的寫成原變量，是0的寫成反變量；把組合中各個(gè)變量相乘，這樣對(duì)應(yīng)于函數(shù)值為1的每個(gè)變量組合就可以寫成一個(gè)乘積項(xiàng)，然后把這些乘積項(xiàng)相加就的得到相應(yīng)的邏輯表達(dá)式。表達(dá)式真值表邏輯運(yùn)算4邏輯函數(shù)的變換和化簡(jiǎn)公式法圖形法變換化簡(jiǎn)化簡(jiǎn)：變量數(shù)在5以內(nèi)與非-與非或非-或非{{3.邏輯變量有原變量和反變量兩類，普通代數(shù)中沒有反變量。4.邏輯代數(shù)中的基本運(yùn)算有邏輯乘、邏輯加、邏輯非，而普通代數(shù)有加、減、乘、除四種運(yùn)算。異或：同或：L=A⊙B=基本邏輯運(yùn)算：與、或、非門電路小結(jié)門電路符號(hào)表示式與門δABYABY≥1或門非門1YAY=ABY=A+BY=A與非門

ABYY=AB或非門ABY

Y=A+B異或門=1ABYY=ABδ≥1注意公式的擴(kuò)展應(yīng)用如：常用公式：公式法變換和化簡(jiǎn)邏輯函數(shù)最大項(xiàng)的應(yīng)用基本規(guī)則代入規(guī)則在包含變量A邏輯等式中，如果用另一個(gè)函數(shù)式代入式中所有A的位置，則等式仍然成立。例：B(A+C)=BA+BC用A+D代替A，得B[(A+D)+C]=

B(A+D)+BC=BA+BD+BC2.反演規(guī)則：

對(duì)于任意一個(gè)邏輯表達(dá)式L，若將其中所有的與（?）換成或（+），或（+）換成與（?）；原變量換為反變量，反變量換為原變量；將1換成0，0換成1；則得到的結(jié)果就是原函數(shù)的反函數(shù)。保持原來的運(yùn)算優(yōu)先順序，即如果在原函數(shù)表達(dá)式中，AB之間先運(yùn)算，再和其它變量進(jìn)行運(yùn)算，那么非函數(shù)的表達(dá)式中，仍然是AB之間先運(yùn)算。對(duì)于反變量以外的非號(hào)應(yīng)保留不變對(duì)于任何邏輯函數(shù)式，若將其中的與(?)換成或（+），或（+）換成與（?）；并將1換成0，0換成1；那么，所得的新的函數(shù)式就是L的對(duì)偶式，記作3.對(duì)偶規(guī)則：當(dāng)某個(gè)邏輯恒等式成立時(shí)，則該恒等式兩側(cè)的對(duì)偶式也相等①邏輯函數(shù)的變換根據(jù)邏輯表達(dá)式，可以畫出相應(yīng)的邏輯圖，表達(dá)式的形式?jīng)Q定門電路的個(gè)數(shù)和種類，因此實(shí)際中需要對(duì)表達(dá)式進(jìn)行變換。

常用的表達(dá)方式：與或、與非-與非

常見變換：與或→與非-與非與或→或非-或非

方法：與或表達(dá)式→摩根定律（用與非門實(shí)現(xiàn)）與或表達(dá)式→或與表達(dá)式→摩根定律（用或非門實(shí)現(xiàn)）&AB&AB≥1L用與非門實(shí)現(xiàn)AB&&&BLA=1BAL無反變量輸入L&&&&AB②邏輯函數(shù)的化簡(jiǎn)邏輯函數(shù)化簡(jiǎn)的意義：邏輯表達(dá)式越簡(jiǎn)單，實(shí)現(xiàn)它的電路越簡(jiǎn)單，電路工作越穩(wěn)定可靠。最簡(jiǎn)與或表達(dá)式乘積項(xiàng)最少、并且每個(gè)乘積項(xiàng)中的變量也最少的與或表達(dá)式。（1）卡諾圖：由最小項(xiàng)構(gòu)成的按相鄰性規(guī)律排列的方格圖。（2）卡諾圖化簡(jiǎn)邏輯函數(shù)的依據(jù)：任何2n個(gè)標(biāo)1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去n個(gè)變量（消去互為反變量的因子，保留公因子）?？ㄖZ圖化簡(jiǎn)邏輯函數(shù)（3）卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟：1.用卡諾圖表示邏輯函數(shù)。2.合并最小項(xiàng)。包含2n個(gè)方格：2、4、8包圍的方格為矩形塊包圍圈越大越好，越少越好方格可以被重復(fù)包圍，但每個(gè)包圍圈內(nèi)必需有新的方格所有的1都要被包圍住充分考慮隨意項(xiàng)3.合并后的最小項(xiàng)之和即為最簡(jiǎn)與或表達(dá)式。4、約束項(xiàng)組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路，不含記憶元件二、組合邏輯電路②TTL和CMOS邏輯門電路邏輯功能性能特點(diǎn)工作速度帶負(fù)載能力灌電流負(fù)載拉電流負(fù)載{{{①半導(dǎo)體器件的開關(guān)特性

1、邏輯門電路門電路負(fù)載電流計(jì)算參數(shù)：IOL、IOH、IIL、IIH

CMOS和TTL性能比較（1）CMOS電路的工作速度比TTL電路的低。（2）CMOS帶負(fù)載的能力比TTL電路強(qiáng)。（3）CMOS電路的電源電壓允許范圍較大，約在3～18V，抗干擾能力比TTL電路強(qiáng)。（4）CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個(gè)μW，中規(guī)模集成電路的功耗也不會(huì)超過100μW。（5）CMOS集成電路的集成度比TTL電路高。（6）CMOS電路容易受靜電感應(yīng)而擊穿，在使用和存放時(shí)應(yīng)注意靜電屏蔽，焊接時(shí)電烙鐵應(yīng)接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應(yīng)根據(jù)需要接地或接高電平。③其他邏輯門電路：OC門、TSL門、TG門線與：靠線的連接實(shí)現(xiàn)與的邏輯功能。普通TTL輸出端不允許直接相連。集電極開路門（OC門）三態(tài)與非門（TSL門）電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)。{傳輸門TG：傳送模擬信號(hào)的模擬開關(guān)2、組合邏輯電路的分析和設(shè)計(jì)分析：已知邏輯電路，通過數(shù)字邏輯的方法，推斷電路的邏輯功能。邏輯圖邏輯表達(dá)式（最簡(jiǎn)）與或表達(dá)式真值表電路的邏輯功能P192習(xí)題4.1.1設(shè)計(jì)：根據(jù)實(shí)際邏輯問題（控制要求），設(shè)計(jì)出滿足要求的最簡(jiǎn)的邏輯電路圖。真值表電路功能描述邏輯表達(dá)式或卡諾圖最簡(jiǎn)與或表達(dá)式邏輯變換邏輯電路圖P194習(xí)題4.2.3競(jìng)爭(zhēng)和冒險(xiǎn)產(chǎn)生的原因半加器和全加器的設(shè)計(jì)3、常用組合邏輯功能器件實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器N個(gè)需編碼的信息n位二進(jìn)制碼（2n≥N）①編碼器優(yōu)先編碼器②譯碼器把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。譯碼器n位二進(jìn)制碼N個(gè)譯碼出的信息N≤2n二進(jìn)制譯碼器：74LS138（3/8譯碼器）二-十進(jìn)制譯碼器：4/10線顯示譯碼器：驅(qū)動(dòng)顯示器件如數(shù)碼管共陰、共陽？應(yīng)用：實(shí)現(xiàn)邏輯函數(shù)（例5）、作數(shù)據(jù)分配器3/8譯碼器74LS138③數(shù)據(jù)選擇器按要求從多路輸入中選擇一路輸出。D0D1D2D2n-1Yn位通道選擇信號(hào)數(shù)據(jù)選擇器用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)集成數(shù)據(jù)選擇器74151：八選一數(shù)據(jù)選擇器①將函數(shù)變換成最小項(xiàng)表達(dá)式②根據(jù)最小項(xiàng)表達(dá)式確定各數(shù)據(jù)輸入的二元常量④比較器⑤算術(shù)運(yùn)算電路：加法器(數(shù)字電子電路中最基本的運(yùn)算電路）三、時(shí)序邏輯電路時(shí)序電路的特點(diǎn)時(shí)序電路在任何時(shí)刻的穩(wěn)定輸出，不僅與該時(shí)刻的輸入信號(hào)有關(guān)，而且還與電路原來的狀態(tài)有關(guān)。觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元。1、鎖存器和觸發(fā)器邏輯功能、觸發(fā)方式鎖存器：電平觸發(fā)觸發(fā)器：脈沖沿觸發(fā)觸發(fā)方式：邊沿觸發(fā)主從﹥CQQ﹥CQQCP上升沿翻轉(zhuǎn)CP下降沿翻轉(zhuǎn)QQCQQCP上升沿翻轉(zhuǎn)CP下降沿翻轉(zhuǎn)∟∟∟∟邏輯功能：RS觸發(fā)器：Qn+1=S+RQn，其約束條件為：RS＝0JK觸發(fā)器：Qn+1=JQn+KQnD觸發(fā)器：Qn+1=DT觸發(fā)器：Qn+1=TQn+TQnT＇觸發(fā)器：Qn+1=Qn觸發(fā)器的邏輯功能可以用真值表、卡諾圖、特性方程、狀態(tài)圖和波形圖等5種方式來描述。其邏輯功能可以相互轉(zhuǎn)換。置0、置1和保持置0、置1、保持、翻轉(zhuǎn)置0、置1P241習(xí)題5.4.6；5.4.85.4.95.4.10①時(shí)序電路邏輯功能的表示方法時(shí)序電路的邏輯功能可用邏輯表達(dá)式、狀態(tài)表、卡諾圖、狀態(tài)圖、時(shí)序圖和邏輯圖6種方式表示，這些表示方法在本質(zhì)上是相同的，可以互相轉(zhuǎn)換。1）邏輯方程組：特性方程：描述觸發(fā)器邏輯功能的邏輯表達(dá)式。驅(qū)動(dòng)方程：（激勵(lì)方程）觸發(fā)器輸入信號(hào)的邏輯表達(dá)式。時(shí)鐘方程：控制時(shí)鐘CP的邏輯表達(dá)式。狀態(tài)方程：（次態(tài)方程）次態(tài)輸出的邏輯表達(dá)式。驅(qū)動(dòng)方程代入特性方程得狀態(tài)方程。輸出方程：輸出變量的邏輯表達(dá)式。2、時(shí)序電路的分析和設(shè)計(jì)方法2）狀態(tài)（真值）表：表明輸出Y、次態(tài)Qn+1與輸入X、現(xiàn)態(tài)Qn邏輯關(guān)系的表格。3）狀態(tài)圖：4）時(shí)序（波形）圖表明狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出取值關(guān)系的圖形。②時(shí)序電路邏輯功能的分類同步時(shí)序電路中，各個(gè)觸發(fā)器的時(shí)鐘脈沖相同，即電路中有一個(gè)統(tǒng)一的時(shí)鐘脈沖，每來一個(gè)時(shí)鐘脈沖，電路的狀態(tài)只改變一次。異步時(shí)序電路中，各個(gè)觸發(fā)器的時(shí)鐘脈沖不同，即電路中沒有統(tǒng)一的時(shí)鐘脈沖來控制電路狀態(tài)的變化，電路狀態(tài)改變時(shí)，電路中要更新狀態(tài)的觸發(fā)器的翻轉(zhuǎn)有先有后，是異步進(jìn)行的。在分析時(shí)必須注意，觸發(fā)器只有在其CP端的信號(hào)有效時(shí)，狀態(tài)才可能改變，否則狀態(tài)保持不變，因此必須確定各CP端是否有觸發(fā)信號(hào)作用。③同步、異步時(shí)序邏輯電路的分析方法電路圖特性方程、時(shí)鐘方程、驅(qū)動(dòng)方程、輸出方程。狀態(tài)方程狀態(tài)圖判斷電路邏輯功能12354狀態(tài)表或時(shí)序圖P319習(xí)題6.1.56.2.2；6.2.36.2.46.4.3④同步時(shí)序電路邏輯電路的設(shè)計(jì)方法設(shè)計(jì)要求原始狀態(tài)圖最簡(jiǎn)狀態(tài)圖畫電路圖檢查電路能否自啟動(dòng)1246列狀態(tài)真值表、選觸發(fā)器，求時(shí)鐘、輸出、狀態(tài)、驅(qū)動(dòng)方程5狀態(tài)分配3化簡(jiǎn)P319習(xí)題6.3.2

6.3.5存在無效狀態(tài)時(shí)3、常用時(shí)序邏輯功能器件計(jì)數(shù)器在數(shù)字電路中，能夠記憶輸入脈沖個(gè)數(shù)的電路稱為計(jì)數(shù)器。二進(jìn)制計(jì)數(shù)器、非二進(jìn)制計(jì)數(shù)器加法計(jì)數(shù)器、減法計(jì)數(shù)器、可逆計(jì)數(shù)器同步計(jì)數(shù)器、異步計(jì)數(shù)器按CP脈沖輸入方式：按計(jì)數(shù)規(guī)律：按計(jì)數(shù)的進(jìn)制：集成計(jì)數(shù)器1.集成計(jì)數(shù)器：74161、743902.集成計(jì)數(shù)器構(gòu)成N進(jìn)制計(jì)數(shù)器CP脈沖引入方式：同步、異步計(jì)數(shù)模式：清零方式：異步、同步預(yù)置數(shù)方式：異步、同步反饋清零法反饋置數(shù)法用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。

(1)反饋清零法（異步清零）

(2)反饋置數(shù)法（同步置數(shù)）

24進(jìn)制計(jì)數(shù)器64進(jìn)制計(jì)數(shù)器寄存器在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲(chǔ)功能的觸發(fā)器組合起來構(gòu)成的。一個(gè)觸發(fā)器可以存儲(chǔ)1位二進(jìn)制代碼，存放n位二進(jìn)制代碼的寄存器，需用n個(gè)觸發(fā)器來構(gòu)成。按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩大類?；炯拇嫫髦荒懿⑿兴腿霐?shù)據(jù)，需要時(shí)也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。單向移位寄存器具有以下主要特點(diǎn)：（1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。（2）n位單向移位寄存器可以寄存n位二進(jìn)制代碼。n個(gè)CP脈沖即可完成串行輸入工作，此后可從Q0～Qn-1端獲得并行的n位二進(jìn)制數(shù)碼，再用n個(gè)CP脈沖又可實(shí)現(xiàn)串行輸出操作。（3）若串行輸入端狀態(tài)為0，則n個(gè)CP脈沖后，寄存器便被清零。集成雙向移位寄存器74LS194＞四、存儲(chǔ)器和可編程邏輯器件用來存放數(shù)據(jù)、資料、程序等二進(jìn)制信息的器件。存取速度：反映存儲(chǔ)器的工作速度。存儲(chǔ)容量：字?jǐn)?shù)×位數(shù)（字位）1024=1K1024K=1M1024M=1G存儲(chǔ)器容量的擴(kuò)展由大量存儲(chǔ)單元構(gòu)成的矩陣用以決定訪問哪個(gè)字單元用以決定芯片是否工作用以決定對(duì)被選中的單元是讀還是寫讀出及寫入數(shù)據(jù)的通道可編程邏輯器件PLD由與陣列和或陣列構(gòu)成，用戶定義和設(shè)置邏輯功能的器件。PLD器件主要有PLA、PAL、GAL脈沖波形的獲取有兩種方法：利用脈沖信號(hào)產(chǎn)生器直接產(chǎn)生、對(duì)已有信號(hào)進(jìn)行變換五、脈沖產(chǎn)生與變換電路基本單元電路：多諧振蕩器單穩(wěn)態(tài)觸發(fā)器施密特觸發(fā)器555定時(shí)器1、多諧振蕩器（無穩(wěn)電路）能產(chǎn)生矩形脈沖的自激振蕩電路叫做多諧振蕩器。用于產(chǎn)生方波或時(shí)鐘信號(hào)。Q石英晶體振蕩電路，頻率穩(wěn)定性高，振蕩頻率由晶體頻率決定單穩(wěn)態(tài)觸發(fā)器具有下列特點(diǎn)：（1）電路有一個(gè)穩(wěn)態(tài)和一個(gè)暫穩(wěn)態(tài)。（2）在外來觸發(fā)脈沖作用下，電路由穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)。（3）暫穩(wěn)態(tài)是一個(gè)不能長久保持的狀態(tài)，經(jīng)過一段時(shí)間后，電路會(huì)自動(dòng)返回到穩(wěn)態(tài)。暫穩(wěn)態(tài)的持續(xù)時(shí)間與觸發(fā)脈沖無關(guān)，僅決定于電路本身的參數(shù)。2、單穩(wěn)態(tài)觸發(fā)器主要參數(shù)：暫穩(wěn)態(tài)持續(xù)時(shí)間tW3施密特觸發(fā)器是具有滯后特性的反相器。（1）電路有兩個(gè)穩(wěn)態(tài)，是雙穩(wěn)電路。（2）電路狀