第二章 可編程邏輯器件

第二章可編程邏輯器件§2.1

可編程邏輯器件概述§2.2復(fù)雜可編程邏輯器件§2.3現(xiàn)場(chǎng)可編程門(mén)陣列FPGA§2.4在系統(tǒng)可編程（ISP）邏輯器件§2.5FPGA和CPLD的開(kāi)發(fā)應(yīng)用選擇1可編程邏輯器件PLD--ProgrammableLogicDevices：用戶(hù)構(gòu)造邏輯功能

傳統(tǒng)數(shù)字系統(tǒng)

由固定功能標(biāo)準(zhǔn)集成電路74/54系列、4000、4500系列構(gòu)成。設(shè)計(jì)無(wú)靈活性,芯片種類(lèi)多，數(shù)目大。

現(xiàn)代數(shù)字系統(tǒng)

僅由三種標(biāo)準(zhǔn)積木塊：微處理器、存貯器和PLD構(gòu)成。即CPU+RAM+PLD模式。PLD的設(shè)計(jì)是其核心。2§2.1可編程邏輯器件的概述第二

章380年代初：Lattice公司推出GAL_GenericArrayLogic(第二代）；一、PLD的發(fā)展進(jìn)程70年代初：PROM、

PLA_ProgrammableLogicArray

（第一代）；70年代末：AMD公司推出

PAL_ProgrammableArrayLogic；490年代初：Lattice公司提出ISP(InSystemProgramming)概念，推出ispLSI。

80年代中：Xilinx公司推出

FPGA(Field

ProgrammableGatesArray)；

Altera公司推出EPLD(Erasable

ProgrammableLogicDevice)；近年P(guān)LD的發(fā)展：

密度：?jiǎn)纹堰_(dá)1000萬(wàn)系統(tǒng)門(mén)

速度：達(dá)420MHz以上

線(xiàn)寬：已達(dá)90nm，屬甚深亞微米技術(shù)（VDSM—VeryDeepSubMicrometer）5

高集成度；

高速度；

高可靠；

在系統(tǒng)編程（ISP_InSystemProgramming）

PLD已占整個(gè)IC產(chǎn)值的40%以上。PLD的產(chǎn)量、集成度每年增加35%，成本降低40%。二、PLD產(chǎn)品的特點(diǎn)：61、從互連延時(shí)入手解決系統(tǒng)速度問(wèn)題門(mén)延時(shí)：幾百ns→不足2ns

互連延時(shí)：相對(duì)門(mén)延時(shí)越來(lái)越大三、近年P(guān)LD的發(fā)展熱點(diǎn)

線(xiàn)寬互連延時(shí)占系統(tǒng)延時(shí)比例0.6um30%0.5um50%0.35um70%7

1）ISP（In_SystemProgrammability/Programming）：

是指對(duì)器件、電路板、整個(gè)電子系統(tǒng)進(jìn)行邏輯重構(gòu)和修改功能的能力。這種重構(gòu)可以在制造之前、制造過(guò)程中、甚至在交付用戶(hù)使用之后進(jìn)行。

傳統(tǒng)PLD：先編程后裝配；

ISPPLD：可先編程后裝配，也可先裝配后編程。2、在系統(tǒng)可編程技術(shù)（ISP）8ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性減少對(duì)器件的觸摸和損傷不計(jì)較器件的封裝形式允許一般的存儲(chǔ)樣機(jī)制造方便支持生產(chǎn)和測(cè)試流程中的修改允許現(xiàn)場(chǎng)硬件升級(jí)迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程--ISP在系統(tǒng)現(xiàn)場(chǎng)重編程修改9設(shè)計(jì)設(shè)計(jì)修改方便，產(chǎn)品面市速度快，減少原材料成本，提高器件及板級(jí)的可測(cè)試性。制造減少制造成本，免去單獨(dú)編程工序，免去重做印刷電路板的工作，大量減少庫(kù)存，減少預(yù)處理成本，提高系統(tǒng)質(zhì)量及可靠性?，F(xiàn)場(chǎng)服務(wù)/支持提供現(xiàn)場(chǎng)系統(tǒng)重構(gòu)或現(xiàn)場(chǎng)系統(tǒng)用戶(hù)化的可能，提供遙控現(xiàn)場(chǎng)升級(jí)及維護(hù)的可能2）ISP技術(shù)的優(yōu)越性10非ISP工藝流程從倉(cāng)庫(kù)提取器件進(jìn)半成品庫(kù)對(duì)器件編程貼標(biāo)簽提取特定器件焊接電路板電路板測(cè)試編程及電路板測(cè)試焊接電路板從倉(cāng)庫(kù)提取器件3）ISP技術(shù)簡(jiǎn)化生產(chǎn)流程比較：ISP技術(shù)對(duì)縮短生產(chǎn)周期，加快產(chǎn)品上市極為重要。ISP工藝流程11

現(xiàn)配置時(shí)間為幾十~~幾百ms

實(shí)時(shí)重配問(wèn)題

配置時(shí)間的極大縮短：硬件→軟硬件→資源4）ISP的進(jìn)一步發(fā)展：12PLD任意一個(gè)組合邏輯都可以用“與—或”表達(dá)式來(lái)描述，該“與—或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大量的組合邏輯功能。2.2基本結(jié)構(gòu)與分類(lèi)13電路符號(hào)表示常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)際符號(hào)的對(duì)照2.2基本結(jié)構(gòu)與分類(lèi)14電路符號(hào)表示圖PLD的互補(bǔ)緩沖器圖PLD的互補(bǔ)輸入圖PLD中與陣列表示圖PLD中或陣列的表示圖陣列線(xiàn)連接表示

2.2基本結(jié)構(gòu)與分類(lèi)15

PLD的生產(chǎn)廠家眾多，產(chǎn)品名稱(chēng)各異，分類(lèi)方法多樣。常見(jiàn)的PLD產(chǎn)品：PROM、EPROM、EEPROM、

PLA、FPLA、PAL、GAL、CPLD、EPLD、

EEPLD、HDPLD、FPGA、pLSI、

ispLSI、

ispGAL、ispGDS等。PLD的種類(lèi)及分類(lèi)方法2.2基本結(jié)構(gòu)與分類(lèi)16低密度PLD：高密度PLD（HDPLD）：超過(guò)500門(mén)PLD低密度的PLD，如PLA、PROM、PAL、GAL高密度的PLD（HDPLD）1、根據(jù)器件密度分為：2.2基本結(jié)構(gòu)與分類(lèi)17

FPGA（FieldProgrammableGatesArray）

CPLD（ComplexProgrammableLogicDevice）

FPGA：內(nèi)部互連結(jié)構(gòu)由多種長(zhǎng)度不同的連線(xiàn)資源組成，每次布線(xiàn)的延遲可不同，屬統(tǒng)計(jì)型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲(chǔ)器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找表。通過(guò)查找表可實(shí)現(xiàn)邏輯函數(shù)功能。采用SRAM工藝。2、根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為：2.2基本結(jié)構(gòu)與分類(lèi)18含查找表的邏輯單元：（FPGA）2.2基本結(jié)構(gòu)與分類(lèi)LE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進(jìn)位鏈級(jí)聯(lián)鏈查找表

(LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4可編程寄存器19CPLD:①

內(nèi)部互連結(jié)構(gòu)由固定長(zhǎng)度的連線(xiàn)資源組成,布線(xiàn)的延遲確定,屬確定型結(jié)構(gòu).②邏輯單元主要由“與或陣列”構(gòu)成.該結(jié)構(gòu)來(lái)自于典型的

PAL、GAL器件結(jié)構(gòu)。③組合邏輯資源比較豐富，適合組合電路較多的控制應(yīng)用。FPGA與CPLD不同點(diǎn):2.2基本結(jié)構(gòu)與分類(lèi)20

CPLD：內(nèi)部互連結(jié)構(gòu)由固定長(zhǎng)度的連線(xiàn)資源組成，布線(xiàn)的延遲確定，屬確定型結(jié)構(gòu)。邏輯單元主要由“與或陣列”構(gòu)成。該結(jié)構(gòu)來(lái)自于典型的PAL、GAL器件的結(jié)構(gòu)。采用EEPROM工藝。

任意一個(gè)組合邏輯都可以用“與—或”表達(dá)式來(lái)描述，所以該“與—或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大量的組合邏輯功能。2.2基本結(jié)構(gòu)與分類(lèi)21復(fù)雜可編程邏輯器件的基本邏輯單元16個(gè)擴(kuò)展乘積項(xiàng)可編程的寄存器2.2基本結(jié)構(gòu)與分類(lèi)22CPLD和FPGA的主要區(qū)別：1）結(jié)構(gòu)上的不同2）集成度的不同

CPLD：500-50000門(mén)；

FPGA：1K–100M門(mén)3）應(yīng)用范圍的不同

CPLD邏輯能力強(qiáng)而寄存器少（1K左右），適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱但寄存器多（100多K），適于數(shù)據(jù)密集型系統(tǒng)。4）使用方法的不同2.2基本結(jié)構(gòu)與分類(lèi)23一次性編程：PROM、PAL重復(fù)可編程：紫外線(xiàn)擦除：數(shù)十次；

E2CMOS工藝：上千次；

SRAM結(jié)構(gòu)：上萬(wàn)次3、從可編程特性分為4、從編程元件分為熔絲型開(kāi)關(guān)；可編程低阻電路元件；EPROM；EEPROM；SRAM；2.2基本結(jié)構(gòu)與分類(lèi)24§2.2復(fù)雜可編程邏輯器件第二

章25§2.3現(xiàn)場(chǎng)可編程門(mén)陣列第二

章26PROMPROM表達(dá)的PLD圖陣列用PROM完成半加器邏輯陣列2.3簡(jiǎn)單可編程邏輯器件27PLA

PLA邏輯陣列示意圖2.3簡(jiǎn)單可編程邏輯器件28PLA圖PLA與PROM的比較2.3簡(jiǎn)單可編程邏輯器件29PAL

PAL結(jié)構(gòu)：圖PAL的常用表示：2.3簡(jiǎn)單可編程邏輯器件30PAL圖一種PAL16V8的部分結(jié)構(gòu)圖2.3簡(jiǎn)單可編程邏輯器件31GAL圖GAL16V8的結(jié)構(gòu)圖2.3簡(jiǎn)單可編程邏輯器件32GAL：

GeneralArrayLogicDevice最多有8個(gè)或項(xiàng)，每個(gè)或項(xiàng)最多有32個(gè)與項(xiàng)EPLDErasableProgrammableLogicDevice乘積項(xiàng)邏輯GAL2.3簡(jiǎn)單可編程邏輯器件33邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL16V82.3簡(jiǎn)單可編程邏輯器件34

PLD（FPGA、CLPD）種類(lèi)繁多，特點(diǎn)各異。共同之處包括三大部分：

a.一個(gè)二維的邏輯塊陣列，構(gòu)成了PLD器件的

邏輯核心。

b.輸入/輸出塊。

c.連接邏輯塊的互連資源，用于邏輯塊

之間、邏輯塊與輸入/輸出塊之間的連接。2.3簡(jiǎn)單可編程邏輯器件35

CPLD與FPGA的主要區(qū)別在于邏輯塊（邏輯宏單元）的構(gòu)成不同：CPLD的基本邏輯單元如：EPM71282.3簡(jiǎn)單可編程邏輯器件36PLD結(jié)構(gòu)圖輸入/輸出塊互連資源邏輯塊(邏輯陣列）2.3簡(jiǎn)單可編程邏輯器件37Altera器件概述

Altera公司PLD分為兩大系列：

MAXMAX9000MAX7000MAX5000ClassicFLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX6000AlteraPLD系列2.3簡(jiǎn)單可編程邏輯器件38MAX7000系列MAX7000SMAX7000AEMAX7000B2.3簡(jiǎn)單可編程邏輯器件39

MAX系列：多陣列矩陣（MultipleArrayMatrix）

內(nèi)部結(jié)構(gòu)：

可編程的“與”陣列和固定

“或”陣列實(shí)現(xiàn)邏輯功能；采用EPROM工藝(Classic、

MAX5000)，或EEPROM工藝（MAX7000、MAX9000）；

屬CPLD。MAXMAX9000MAX7000MAX5000Classic2.3簡(jiǎn)單可編程邏輯器件40

FLEX系列：靈活邏輯單元陣列（FlexibleLogicElementMatrix）

內(nèi)部結(jié)構(gòu)：

使用查找表（LookUpTable__LUT）結(jié)構(gòu)來(lái)實(shí)現(xiàn)邏輯功

能；采用SRAM工藝；屬

FPGA。

FLEX10K首次采用嵌入式陣列

（EAB_EmbeddedArrayBlock）

APEX20K融合查找表、乘積項(xiàng)、

嵌入式陣列和存貯器于一體。FLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX60002.3簡(jiǎn)單可編程邏輯器件41

Altera

器件結(jié)構(gòu)

2.3簡(jiǎn)單可編程邏輯器件42

Altera

器件的用戶(hù)I/0引腳和可用門(mén)

2.3簡(jiǎn)單可編程邏輯器件43

Altera

器件系列引腳數(shù)的發(fā)展趨勢(shì)2.3簡(jiǎn)單可編程邏輯器件44

Altera

器件系列系統(tǒng)可用門(mén)數(shù)的發(fā)展趨勢(shì)

2.3簡(jiǎn)單可編程邏輯器件45§2.4復(fù)雜可編程邏輯器件第二

章46CPLD（ComplexProgrammable

LogicDevice）CPLD基本結(jié)構(gòu)2.4復(fù)雜可編程邏輯器件471、MAX7000系列的單個(gè)宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往I/O模塊通往PIA乘積項(xiàng)選擇矩陣來(lái)自I/O引腳全局時(shí)鐘QDEN來(lái)自PIA的36個(gè)信號(hào)快速輸入選擇22.4復(fù)雜可編程邏輯器件482、邏輯陣列塊(LAB)

①與或陣列

②可編程的寄存器

③多路選擇3、可編程連線(xiàn)陣列

PIA(連接邏輯塊的互連資源,用于邏輯塊之間,邏輯塊與輸入輸出塊之間的連接)4、可編程I/O單元允許獨(dú)立地把每個(gè)管腳配置成輸入、輸出、雙向2.4復(fù)雜可編程邏輯器件495、擴(kuò)展乘積項(xiàng)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)并聯(lián)擴(kuò)展項(xiàng)饋送方式2.4復(fù)雜可編程邏輯器件50外部管腳視圖2.4復(fù)雜可編程邏輯器件51內(nèi)部結(jié)構(gòu)圖：2.4復(fù)雜可編程邏輯器件52嵌入式陣列塊(EAB)、邏輯陣列塊(LAB)、FastTrack、I/O單元功能描述

2.4復(fù)雜可編程邏輯器件531.可配置邏輯塊（CLB_ConfigurableLogicBlock）

CLB是構(gòu)成可編程邏輯陣列的功能單元，一個(gè)CLB分為兩個(gè)slice，每個(gè)slice由兩個(gè)邏輯單元（LC）組成。CLB框圖2.4復(fù)雜可編程邏輯器件542.Slice及邏輯單元（LC_LogicCell）

Slice原理圖2.4復(fù)雜可編程邏輯器件55RAM16X1SODWEWCLKA0A1A2A3LUTRAM32X1SODWEWCLKA0A1A2A3A4RAM16X1DSPODWEWCLKA0A1A2A3DPRA0DPODPRA1DPRA2DPRA3SliceLUTLUT2.4復(fù)雜可編程邏輯器件563.塊RAM（BlockSelectRAM）

塊RAM位于器件的左右兩邊。每個(gè)塊RAM的大小為4096位?？蓸?gòu)成每個(gè)端口有獨(dú)立控制信號(hào)的全同步雙端口4096位RAM。兩端口的數(shù)據(jù)寬度能被獨(dú)立地配置?？膳渲脭?shù)據(jù)寬度RAMB4_S#_S#WEBENBRSTBCLKBADDRB[#:0]DIB[#:0]WEAENARSTACLKAADDRA[#:0]DIA[#:0]DOA[#:0]DOB[#:0]2.4復(fù)雜可編程邏輯器件574.輸入/輸出塊

（IOB_Input/OutputBlock）VirtexIOB劃分為8個(gè)Bank，每個(gè)Bank的Vcco可接不同的電源電壓，以適應(yīng)不同的I/O接口標(biāo)準(zhǔn)。IOBBank劃分2.4復(fù)雜可編程邏輯器件58輸入/輸出原理圖2.4復(fù)雜可編程邏輯器件595.可編程的布線(xiàn)（4類(lèi)）

1）局部布線(xiàn)2）通用布線(xiàn)

局部/通用布線(xiàn)示意圖2.4復(fù)雜可編程邏輯器件603）I/O布線(xiàn)Virtex

器件邊緣有附加的布線(xiàn)資源，即VersaRing，豐富了CLB陣列與IOB的接口連接。2.4復(fù)雜可編程邏輯器件614）全局布線(xiàn)全局布線(xiàn)分為：四個(gè)初級(jí)全局布線(xiàn)網(wǎng)絡(luò)；

24個(gè)二級(jí)全局布線(xiàn)網(wǎng)絡(luò)。

4個(gè)專(zhuān)用輸入引腳（全局時(shí)鐘）：全局緩沖器驅(qū)動(dòng)；最小偏移；高扇出2.4復(fù)雜可編程邏輯器件62例：全局時(shí)鐘分配提供高速、低偏移的時(shí)鐘分配：全局時(shí)鐘分配圖2.4復(fù)雜可編程邏輯器件63§2.5現(xiàn)場(chǎng)可編程邏輯器件第二

章64FPGA—FieldProgrammableGateArray三類(lèi)基本資源：⑴可編程邏輯功能塊CLB:

實(shí)現(xiàn)用戶(hù)功能的基本單元⑵可編程輸入/輸出塊IOB:

完成芯片內(nèi)部邏輯與外部管腳之間的接口⑶可編程互連資源IR:

各種長(zhǎng)度的連線(xiàn)線(xiàn)段和一些可編程連接開(kāi)關(guān)2.4現(xiàn)場(chǎng)可編程邏輯器件65FPGA的基本結(jié)構(gòu)查找表圖FPGA查找表單元內(nèi)部結(jié)構(gòu)2.4現(xiàn)場(chǎng)可編程邏輯器件661、EAB—EmbeddedArrayBlock嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式RAM單元構(gòu)成。EAB模塊圖輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫(xiě)脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11

寫(xiě)使能輸入時(shí)鐘2.4現(xiàn)場(chǎng)可編程邏輯器件67邏輯單元LE（logicElement)是ACEX1K系列結(jié)構(gòu)中最小單元包括四部分：①查找表(LUT)②可編程寄存器LE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進(jìn)位鏈級(jí)聯(lián)鏈查找表

(LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4可編程寄存器2.4現(xiàn)場(chǎng)可編程邏輯器件68③進(jìn)位鏈：專(zhuān)用高速數(shù)據(jù)通道。LE之間約0.2ns高速向前進(jìn)位。用于：高速計(jì)數(shù)器、任意位數(shù)加法器、比較器等DFF進(jìn)位輸入(來(lái)自上一個(gè)邏輯單元)S1LE1查找表LUT進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位輸出(到LAB中的下一個(gè)邏輯單元)進(jìn)位鏈查找表LUTn+1個(gè)LE實(shí)現(xiàn)n位全加器LUT分成兩部分：一部分產(chǎn)生兩輸入信號(hào)及進(jìn)位信號(hào)的“和”；一部分產(chǎn)生進(jìn)位輸出信號(hào)。2.4現(xiàn)場(chǎng)可編程邏輯器件69④級(jí)聯(lián)鏈：專(zhuān)用高速數(shù)據(jù)通道。用相鄰的多個(gè)LUT分別計(jì)算函數(shù)的各個(gè)部分，實(shí)現(xiàn)高扇入的邏輯函數(shù)“或”級(jí)聯(lián)鏈IN[(4n-1)..4(n-1)]“與”級(jí)聯(lián)鏈LUTIN[3..0]IN[4..7]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址譯碼速度可達(dá)2.4+0.6x3=4.2nsLUTLUTLUTLUTLUT2.4現(xiàn)場(chǎng)可編程邏輯器件703、快速通道互連(FastTrack)FastTrack組成:

行連線(xiàn)帶、列連線(xiàn)帶特點(diǎn)：快速、布線(xiàn)延遲可預(yù)測(cè)。但靈活性稍差器件的互連資源2.4現(xiàn)場(chǎng)可編程邏輯器件71I/O單元(IOE-InputOutputElement)IOE包含一個(gè)雙向I/O緩沖器和一個(gè)寄存器2.4現(xiàn)場(chǎng)可編程邏輯器件72一個(gè)N輸入查找表(LUT，LookUpTable)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能，如

N輸入“與”、

N輸入“異或”等。輸入多于N個(gè)的函數(shù)、方程必須分開(kāi)用幾個(gè)查找表（LUT）實(shí)現(xiàn)輸出查黑找盒表子輸入1輸入2輸入3輸入4什么是查找表?基于查找表的結(jié)構(gòu)模