數(shù)字電路基礎(chǔ)

數(shù)字電路基礎(chǔ)

和計算機(jī)中的邏輯部件1數(shù)字電路基礎(chǔ)導(dǎo)體、絕緣體與半導(dǎo)體根據(jù)導(dǎo)電性不同，物體可分為導(dǎo)體、絕緣體和半導(dǎo)體。導(dǎo)體：導(dǎo)體物質(zhì)中原子核與其電子層的結(jié)合不那么緊密。在電場作用下，電子發(fā)生移動，朝某個方向流動形成電流。如金屬銅，銀等絕緣體：絕緣體物質(zhì)中原子核與其電子層結(jié)合緊密。即使在外電場作用下，電子也不脫離原子核，所以不產(chǎn)生電流。如橡膠、石英等半導(dǎo)體：在不同情況（如雜質(zhì)含量或者受外界光照射，溫度變化等)下，可表現(xiàn)為導(dǎo)體或絕緣體特性，如硅、鍺等。P型半導(dǎo)體：由于雜質(zhì)含量的原因而少一電子，所以帶正電?！癙”正是取“Positve（正）”一詞的第一個字母。N型半導(dǎo)體：由于雜質(zhì)含量的原因而多一電子，所以顯負(fù)電性?！癗”是從“Negative（負(fù)）”中取的第一個字母。什么是二極管二極管是由P型半導(dǎo)體和N型半導(dǎo)體組成的器件，如圖：二極管的導(dǎo)通若圖中的N端施加負(fù)電壓，在P端施加正電壓，此時內(nèi)部載流子通過結(jié)合面，變得易于流動。換言之電阻變小，電流從P端流動到N端。+-+-電流I二極管的截止若在圖中的N端施加正電壓，在P端施加負(fù)電壓，內(nèi)部的負(fù)電荷載流子被拉到正電壓方，正電荷載流子拉到負(fù)電壓方，從而結(jié)合面上的載流子數(shù)量大大減少，電阻便增大了。此時反向電流很小，接近于0。二極管的擊穿當(dāng)反向電壓超過某個值時，反向電流迅速增大，稱為二極管被擊穿。三極管雙極型MOS（金屬-氧化物-半導(dǎo)體場效應(yīng)三極管Metal-Oxide-Semiconductorfield–effect-transistor）雙極型三極管由三層P型半導(dǎo)體和N型半導(dǎo)體構(gòu)成，分為NPN和PNP型兩種。集電極N和基極P構(gòu)成一個二極管基極P和發(fā)射極N構(gòu)成一個二極管NPN型基極N和發(fā)射極P構(gòu)成一個二極管集電極P和基極N構(gòu)成一個二極管PNP型雙極型三極管器件的伏安特性IB：從基極到發(fā)射極的電流IC：從集電極到發(fā)射極的電流VCE：集電極與發(fā)射極之間的電壓飽和區(qū)特點(diǎn)

當(dāng)VCE較小時（如0.3v以下），電流IC會隨著電流IB的增大而增大基極集電極發(fā)射極以NPN型為例條件——當(dāng)基極b加0.7v電壓，且發(fā)射極e接地時結(jié)果——會有一個小電流從基極流向發(fā)射極條件——當(dāng)基極b加0.7v電壓，且發(fā)射極e接地時，若集電極經(jīng)一電阻接到+5v電源上結(jié)果——會有更大電流從集電極流向發(fā)射極，這種狀態(tài)稱為三極管飽和導(dǎo)通雙極型三極管器件的伏安特性截止區(qū)特點(diǎn)

當(dāng)IB無電流或很小時，即使VCE很大，IC也非常小，甚至為0基極集電極發(fā)射極IB：從基極到發(fā)射極的電流IC：從集電極到發(fā)射極的電流VCE：集電極與發(fā)射極之間的電壓條件——當(dāng)基極b加0v電壓結(jié)果——不會有電流從基極流向發(fā)射極，也不會有電流從集電極流向發(fā)射極，這種狀態(tài)稱為三極管截止三極管在數(shù)字電路中的簡單應(yīng)用——反相器說明:為什么Vi與Vo反相？ViVoIc當(dāng)輸入信號Vi=0（低電平）時，三極管處于截止?fàn)顟B(tài)Ic=0，所以不會在電阻Rc上產(chǎn)生壓降，故輸出信號Vo電壓接近Vcc，也為高電平。如何使輸入輸出同相？MOS(MetalOxideSemiconductor)管：由金屬、氧化物和半導(dǎo)體組成的場效應(yīng)管DSG截止——當(dāng)VGS=0時,相當(dāng)于NPN結(jié)，此時，VGS=0，無電流流過DS導(dǎo)通——當(dāng)VGS大于某值時,P型襯底中的電子會聚集在SiO2表面形成N型的channel，連接source和drain，這樣電子會從source通過channel流到drain

NNP型襯底（接地）Gate源極source（接地）漏極drain（接正電壓）SiO2MOS管DSGS接地，當(dāng)G接大于某一定值正電壓時，電流從D流向S,導(dǎo)通當(dāng)G電壓0時，無電流流過DS,截止符號：數(shù)字電路中，雙極型器件，或MOS管器件可用來實(shí)現(xiàn)基本的邏輯門電路2基本邏輯門和布爾代數(shù)知識基礎(chǔ)基本的邏輯門電路包括：非門（反相器）與門或門與非門或非門等2基本邏輯門和布爾代數(shù)知識基礎(chǔ)非門（反相器）非運(yùn)算表達(dá)式：X=A真值表邏輯電路圖形符號AX01101AX1AX與門與運(yùn)算表達(dá)式：X=A·B邏輯電路圖形符號真值表2基本邏輯門和布爾代數(shù)知識基礎(chǔ)&AXB運(yùn)行原理X當(dāng)輸入A、B中有一個低電平“0”，則相應(yīng)的二極管導(dǎo)通，輸出也是低電平“0”或門或運(yùn)算表達(dá)式：X=A+B邏輯電路圖形符號真值表2基本邏輯門和布爾代數(shù)知識基礎(chǔ)≥1AXB運(yùn)行原理XABX000011101111當(dāng)輸入A、B中有一個高電平“1”，則相應(yīng)的二極管導(dǎo)通，輸出也是高電平“1”2基本邏輯門和布爾代數(shù)知識基礎(chǔ)與非門ABX0010111011102路輸入：高輸出：低&AXB2基本邏輯門和布爾代數(shù)知識基礎(chǔ)或非門任何一路輸入為高輸出：低ABZ001010100110≥1AZB2基本邏輯門和布爾代數(shù)知識基礎(chǔ)與或門&AB&CD≥1Z&&AZB≥1DC2基本邏輯門和布爾代數(shù)知識基礎(chǔ)與或非門&AB&CD≥1Z1&&AZB≥1DC以下使用布爾代數(shù)（邏輯代數(shù)）的方法進(jìn)行數(shù)字電路的分析與設(shè)計，主要討論：數(shù)字電路（邏輯電路）中，輸出邏輯變量與輸入邏輯變量的關(guān)系（邏輯函數(shù)）如何化簡邏輯函數(shù)如何由邏輯函數(shù)設(shè)計邏輯電路2基本邏輯門和布爾代數(shù)知識基礎(chǔ)布爾代數(shù)的基本定理、常用公式交換律：結(jié)合律：分配律：2基本邏輯門和布爾代數(shù)知識基礎(chǔ)布爾代數(shù)的基本定理、常用公式吸收律：反演律（德·摩根律）：2基本邏輯門和布爾代數(shù)知識基礎(chǔ)舉例2基本邏輯門和布爾代數(shù)知識基礎(chǔ)布爾代數(shù)的基本規(guī)則1.代入規(guī)則：例如：等式A+1=1，將A代之C+D,即C+D+1=C+(D+1)=C+1=1成立2基本邏輯門和布爾代數(shù)知識基礎(chǔ)布爾代數(shù)的基本規(guī)則2.反演規(guī)則：函數(shù)F的反函數(shù)F1）將邏輯函數(shù)F中所有變量取反2）將“+”變成“·”，“·”變成“+”3）將“0”變成“1”，“1”變成“0”例如：等式F=A+B·C，則它的反函數(shù)

F=A·(B+C)注意保持運(yùn)算順序不變2基本邏輯門和布爾代數(shù)知識基礎(chǔ)布爾代數(shù)的基本規(guī)則3.對偶規(guī)則：函數(shù)F成立，則其對偶式也成立，對偶式為——1）將“+”變成“·”，“·”變成“+”2）將“0”變成“1”，“1”變成“0”例如：等式F=A+B·C，則它的對偶式為

F'=A·(B+C)注意保持運(yùn)算順序不變

根據(jù)對偶規(guī)則，當(dāng)已證明某兩個邏輯表達(dá)式相等時，即可知道它們的對偶式也相等。2基本邏輯門和布爾代數(shù)知識基礎(chǔ)邏輯函數(shù)的化簡為什么要化簡邏輯函數(shù)？我們知道，由邏輯函數(shù)可以設(shè)計實(shí)現(xiàn)該函數(shù)的對應(yīng)的邏輯電路。邏輯函數(shù)表達(dá)式越簡單，所對應(yīng)的邏輯電路就越簡單2基本邏輯門和布爾代數(shù)知識基礎(chǔ)邏輯函數(shù)（與-或式）的化簡什么是與或式邏輯表達(dá)式中，邏輯變量的與運(yùn)算稱為與項與項之間的或運(yùn)算稱為與-或式如：2基本邏輯門和布爾代數(shù)知識基礎(chǔ)邏輯函數(shù)（與-或式）的化簡化簡到什么程度是最簡呢？與-或式2基本邏輯門和布爾代數(shù)知識基礎(chǔ)邏輯函數(shù)（與-或式）的化簡最簡的含義1）與項的個數(shù)最少2）在1）的基礎(chǔ)上，每個與項所含的變量個數(shù)最少2基本邏輯門和布爾代數(shù)知識基礎(chǔ)邏輯設(shè)計舉例：一個加法器的邏輯線路設(shè)計過程

半加器(在二進(jìn)制加減法時，不考慮進(jìn)位)加法器全加器(在二進(jìn)制加減法時，考慮進(jìn)位)2基本邏輯門和布爾代數(shù)知識基礎(chǔ)設(shè)計過程：1.寫出加法器邏輯函數(shù)的真值表2.真值表

邏輯函數(shù)表達(dá)式3.邏輯函數(shù)表達(dá)式化簡邏輯門電路2基本邏輯門和布爾代數(shù)知識基礎(chǔ)設(shè)計過程（以半加器的設(shè)計為例）：1.寫出加法器邏輯的真值表XYF0000111011102基本邏輯門和布爾代數(shù)知識基礎(chǔ)2.真值表邏輯表達(dá)式對輸出變量中取值為“1”的一行中輸入變量的狀態(tài)進(jìn)行“與”運(yùn)算來表明這一行的邏輯關(guān)系如XYXY對1)中的邏輯關(guān)系進(jìn)行“或”運(yùn)算來表明整個邏輯關(guān)系如F=XY+XYXYF0000111011102基本邏輯門和布爾代數(shù)知識基礎(chǔ)3.邏輯表達(dá)式化簡邏輯門電路F=XY+XY11&≥1XYF2基本邏輯門和布爾代數(shù)知識基礎(chǔ)全加器的設(shè)計1.邏輯真值表XnYnCn-1FnCn00000010101001011001001100110110101111112基本邏輯門和布爾代數(shù)知識基礎(chǔ)全加器的設(shè)計2.寫出邏輯F,C對應(yīng)的表達(dá)式，并化簡XnYnCn-1FnCn0000001010100101100100110011011010111111Fn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1Cn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1

=XnYn+XnYnCn-1+XnYnCn-1

=Yn（Xn+XnCn-1）+XnYnCn-1

=XnYn+YnCn-1+XnYnCn-1

=XnYn+YnCn-1+XnCn-12基本邏輯門和布爾代數(shù)知識基礎(chǔ)全加器的設(shè)計3.邏輯門電路3組合邏輯電路及其應(yīng)用什么是組合邏輯電路計算機(jī)使用的數(shù)字電路有兩種：組合邏輯電路和時序邏輯電路。組合邏輯電路：電路的輸出僅取決于當(dāng)前的輸入狀態(tài)，與以前的狀態(tài)無關(guān)——無記憶功能時序邏輯電路：電路的輸出既與當(dāng)前輸入狀態(tài)有關(guān)，還與以前的狀態(tài)有關(guān)——有記憶功能3組合邏輯電路及其應(yīng)用組合邏輯電路包括：三態(tài)門電路數(shù)據(jù)選擇器譯碼器編碼器3組合邏輯電路及其應(yīng)用三態(tài)門電路什么是三態(tài)門“三態(tài)”是指電路可以輸出三種狀態(tài)：“0”“1”高阻態(tài)3組合邏輯電路及其應(yīng)用三態(tài)門電路三態(tài)門功能表三態(tài)門圖形符號&EN1ABGF兩個輸入信號控制信號輸出G為低電平時，正常輸出與非結(jié)果G為高電平時，輸出高阻態(tài)，即輸出無意義GA·BY1×Z0100013組合邏輯電路及其應(yīng)用三態(tài)門電路三態(tài)門應(yīng)用三態(tài)門是常見的總線接口電路，方便在一條傳輸線（如總線）上傳送不同部件的信號：“0”、“1”和高阻態(tài)。其中，高阻態(tài)相當(dāng)于該門和它連接的電路處于斷開的狀態(tài)。由于總線只允許同時只有一個使用者，而三態(tài)門的高阻狀態(tài)很好地起了控制開關(guān)的作用3組合邏輯電路及其應(yīng)用例如，當(dāng)控制信號/G1為低電平，/G2和/G3為高電平時，三態(tài)門的輸入A被送到總線上，另外兩個三態(tài)門的輸出處于高阻態(tài)。3組合邏輯電路及其應(yīng)用組合邏輯電路包括：三態(tài)門電路數(shù)據(jù)選擇器譯碼器編碼器數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。3組合邏輯電路及其應(yīng)用例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達(dá)式：0××××××101×××0×××10001×0×××1××1001××0×××1×010G11A1A0輸出輸入010×××1×××YD3D2D1D0

四選一數(shù)據(jù)選擇器的真值表由邏輯表達(dá)式畫出邏輯圖：集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器）YY地址選擇使能輸出輸入100000000G01D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7×××000001010011100101110111A2A1A0集成數(shù)據(jù)選擇器74151的真值表3組合邏輯電路及其應(yīng)用組合邏輯電路包括：三態(tài)門電路數(shù)據(jù)選擇器譯碼器編碼器3組合邏輯電路及其應(yīng)用譯碼器譯碼器功能：把一組輸入代碼的狀態(tài)組合翻譯成相應(yīng)的控制信號。如2個輸入，4種輸出組合譯碼器（A=0,B=0）（A=0,B=1）（A=1,B=0）（A=1,B=1）AB即：輸入是n個，輸出是2n個3組合邏輯電路及其應(yīng)用譯碼器以2:4譯碼器的真值表2n個輸出中僅有一個輸出為低電平（或高電平）EIABY0Y1Y2Y30000100010111××

01111011110111101111Y0=EI·A·BY1=EI·A·BY2=EI·A·BY3=EI·A·B不需要譯碼時可通過另外的控制信號使全部輸出均為高電平（或低電平）邏輯表達(dá)式3組合邏輯電路及其應(yīng)用譯碼器以2:4譯碼器的邏輯電路圖二進(jìn)制譯碼器74138——3線—8線譯碼器輸入輸出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××00000101001110010111011111111111111111111111111101111111101111111101111111101111111101111111101111111101111111103組合邏輯電路及其應(yīng)用譯碼器譯碼器的應(yīng)用SN74LS244數(shù)據(jù)開關(guān)SW運(yùn)算器ALU指令寄存器IRSN74LS244SN74LS244程序狀態(tài)字SN74LS244符號擴(kuò)展offsetSN74LS244?每個藍(lán)色方框要互斥地使用總線，它們的輸出用三態(tài)門與總線連接。由3-8譯碼器給出控制信號/G,每次只有一個方框的/G為低電平，允許使用總線，其余輸出高阻態(tài)，即阻止其使用總線3-8譯碼器3組合邏輯電路及其應(yīng)用組合邏輯電路包括：三態(tài)門電路數(shù)據(jù)選擇器譯碼器編碼器3組合邏輯電路及其應(yīng)用編碼器

編碼——將某一特定的邏輯信號變換為二進(jìn)制代碼。編碼器的功能：一個編碼器一般有2n個輸入和n個輸出。二進(jìn)制編碼器

3位二進(jìn)制編碼器:8個輸入端，3個輸出端，常稱為8線—3線編碼器。輸出輸入0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001A2A1A0I0I1I2I3I4I5I6I7

3位二進(jìn)制編碼器真值表

由真值表寫出各輸出的邏輯表達(dá)式為：

用門電路實(shí)現(xiàn)邏輯電路：優(yōu)先編碼器:允許同時輸入兩個以上信號，并按優(yōu)先級輸出。4線－2線優(yōu)先編碼器的功能表（優(yōu)先級別的高低次序依次為I3，I2，I1，I0

）輸入輸出I0I1I2I3Y1Y0XXX0XX01X011011100110101邏輯表達(dá)式？Y1=I3+I2I3Y0=I3+I1I2I34線－2線優(yōu)先編碼器的邏輯電路圖邏輯表達(dá)式為Y1=I3+I2I3Y0=I3+I1I2I3Y1I1I2&≥1≥1

Y01&I311優(yōu)先級編碼器真值表：以低電平作為辨識，輸出編碼反映功能表中從右向左看遇到的第1個輸入為低電平的信號的排列位置

×××××××0000××××××01001×××××011010××××0111011×××01111100××011111101×011111111001111111111

01

234567A2A1A0

輸入輸出3組合邏輯電路及其應(yīng)用優(yōu)先編碼器優(yōu)先編碼器應(yīng)用舉例例：可用于8個中斷請求信號（Y0~Y7）進(jìn)行優(yōu)先級編碼。當(dāng)有多個以低電平送來的中斷請求時，芯片輸出的3位編碼（111~000）給出優(yōu)先級最高的中斷請求編碼（可規(guī)定Y0~Y7的優(yōu)先級時按照從低到高的次序安排的）。4時序邏輯電路及其應(yīng)用時序邏輯電路的特點(diǎn) 電路的輸出狀態(tài)不僅與當(dāng)前輸入信號的狀態(tài)有關(guān)，還與電路以前的狀態(tài)有關(guān)。常見的有：R-S觸發(fā)器、D觸發(fā)器基本R-S觸發(fā)器可用與非門組成的基本R-S觸發(fā)器電路結(jié)構(gòu):由兩個門電路交叉連接而成。置0端置1端低電平有效觸發(fā)器有兩個互補(bǔ)的輸出端，（2）邏輯功能當(dāng)Q=1，=0時，稱為觸發(fā)器的1狀態(tài)。當(dāng)=1，Q=0時，稱為