第5章存儲(chǔ)體系和結(jié)構(gòu)03

第5章5.1存儲(chǔ)系統(tǒng)的組成5.2主存儲(chǔ)器的組織5.3半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器5.4主存儲(chǔ)器的連接與控制5.5提高主存讀寫速度的技術(shù)5.6多體交叉存儲(chǔ)技術(shù)5.7高速緩沖存儲(chǔ)器5.8虛擬存儲(chǔ)器5.4主存儲(chǔ)器的連接與控制5.4.1主存容量的擴(kuò)展要組成一個(gè)主存，首先要考慮選片的問(wèn)題，然后就是如何把芯片連接起來(lái)的問(wèn)題。根據(jù)存儲(chǔ)器所要求的容量和選定的存儲(chǔ)芯片的容量，就可以計(jì)算出總的芯片數(shù)，即

總?cè)萘啃酒萘靠偲瑪?shù)＝5.4主存儲(chǔ)器的連接與控制1.位擴(kuò)展位擴(kuò)展指只在位數(shù)方向擴(kuò)展（加大字長(zhǎng)），而芯片的字?jǐn)?shù)和存儲(chǔ)器的字?jǐn)?shù)是一致的。位擴(kuò)展的連接方式是將各存儲(chǔ)芯片的地址線、片選線和讀/寫線相應(yīng)地并聯(lián)起來(lái)，而將各芯片的數(shù)據(jù)線單獨(dú)列出。如用64K×1的SRAM芯片組成64K×8的存儲(chǔ)器，需要8個(gè)芯片。

容量地址數(shù)據(jù)存儲(chǔ)器64K×8168

存儲(chǔ)芯片64K×11615.4主存儲(chǔ)器的連接與控制64K×8

芯片組A15～A0D7～D0__CS___WE__CSA0A15D0D7___WE64K×112345678I/OI/OI/OI/OI/OI/OI/OI/O......................……地址總線數(shù)據(jù)總線..5.4主存儲(chǔ)器的連接與控制

當(dāng)CPU訪問(wèn)該存儲(chǔ)器時(shí)，其發(fā)出的地址和控制信號(hào)同時(shí)傳給8個(gè)芯片，選中每個(gè)芯片的同一單元，其單元的內(nèi)容被同時(shí)讀至數(shù)據(jù)總線的相應(yīng)位，或?qū)?shù)據(jù)總線上的內(nèi)容分別同時(shí)寫入相應(yīng)單元。D0D6D7D7～D0CSA15～A0WE64K×164K×164K×15.4主存儲(chǔ)器的連接與控制2.字?jǐn)U展字?jǐn)U展是指僅在字?jǐn)?shù)方向擴(kuò)展，而位數(shù)不變。字?jǐn)U展將芯片的地址線、數(shù)據(jù)線、讀/寫線并聯(lián)，由片選信號(hào)來(lái)區(qū)分各個(gè)芯片。如用16K×8的SRAM組成64K×8的存儲(chǔ)器，需要4個(gè)芯片。

容量地址數(shù)據(jù)存儲(chǔ)器64K×8168

存儲(chǔ)芯片16K×81485.4主存儲(chǔ)器的連接與控制16K×816K×816K×816K×8___WE__CSD7～D0A15～A0A13～A0A15～A14___WE___WE___WE___WED7～D0D7～D0D7～D0A13～A0__CS__CS__CS__CSA13～A0A13～A0譯碼器__Y3__Y2__Y1__Y0...。。。。。A13～A0D7～D064K×8

芯片組A15～A0D7～D0__CS___WE5.4主存儲(chǔ)器的連接與控制D7～D0CS0A13～A0WE16K×816K×816K×816K×82:4譯碼器A14A15CS1CS2CS35.4主存儲(chǔ)器的連接與控制

在同一時(shí)間內(nèi)四個(gè)芯片中只能有一個(gè)芯片被選中。四個(gè)芯片的地址分配如下：第一片最低地址0000H

最高地址3FFFH

第二片最低地址4000H

最高地址7FFFH

第三片最低地址8000H

最高地址BFFFH

第四片最低地址C000H

最高地址FFFFH5.4主存儲(chǔ)器的連接與控制3.字和位同時(shí)擴(kuò)展當(dāng)構(gòu)成一個(gè)容量較大的存儲(chǔ)器時(shí)，往往需要在字?jǐn)?shù)方向和位數(shù)方向上同時(shí)擴(kuò)展，這將是前兩種擴(kuò)展的組合，實(shí)現(xiàn)起來(lái)也是很容易的。如用16K×4的SRAM組成64K×8的存儲(chǔ)器，需要8個(gè)芯片。

容量地址數(shù)據(jù)存儲(chǔ)器64K×8168

存儲(chǔ)芯片16K×4144注意5.4主存儲(chǔ)器的連接與控制2:4譯碼器D7～D0A13～A0WED7～D4D3～D016K×416K×416K×416K×416K×416K×416K×416K×4CS0A14A15CS1CS2CS35.4主存儲(chǔ)器的連接與控制5.4.2存儲(chǔ)芯片的地址分配和片選

CPU要實(shí)現(xiàn)對(duì)存儲(chǔ)單元的訪問(wèn)，首先要選擇存儲(chǔ)芯片，即進(jìn)行片選；然后再?gòu)倪x中的芯片中依地址碼選擇出相應(yīng)的存儲(chǔ)單元，以進(jìn)行數(shù)據(jù)的存取，這稱為字選。片內(nèi)的字選是由CPU送出的N條低位地址線完成的，地址線直接接到所有存儲(chǔ)芯片的地址輸入端（N由片內(nèi)存儲(chǔ)容量2N

決定），而片選信號(hào)則是通過(guò)高位地址得到的。實(shí)現(xiàn)片選的方法可分為3種：即線選法、全譯碼法和部分譯碼法。5.4主存儲(chǔ)器的連接與控制1.線選法線選法就是用除片內(nèi)尋址外的高位地址線直接（或經(jīng)反相器）分別接至各個(gè)存儲(chǔ)芯片的片選端，當(dāng)某地址線信息為“0”時(shí)，就選中與之對(duì)應(yīng)的存儲(chǔ)芯片。請(qǐng)注意，這些片選地址線每次尋址時(shí)只能有一位有效，不允許同時(shí)有多位有效，這樣才能保證每次只選中一個(gè)芯片（或組）。芯片A14～A11A10～A0

地址范圍

0#111000…07000～

11…177FFH1#110100…06800～

11…16FFFH

2#101100…05800～

11…15FFFH

3#011100…03800～

11…13FFFH

線選法的優(yōu)點(diǎn)是不需要地址譯碼器，線路簡(jiǎn)單，選擇芯片不需要外加邏輯電路，但僅適用于連接存儲(chǔ)芯片較少的場(chǎng)合。同時(shí)，線選法不能充分利用系統(tǒng)的存儲(chǔ)器空間，且把地址空間分成了相互隔離的區(qū)域，給編程帶來(lái)了一定的困難。5.4主存儲(chǔ)器的連接與控制5.4主存儲(chǔ)器的連接與控制2.全譯碼法全譯碼法將片內(nèi)尋址外的全部高位地址線作為地址譯碼器的輸入，把經(jīng)譯碼器譯碼后的輸出作為各芯片的片選信號(hào)，將它們分別接到存儲(chǔ)芯片的片選端，以實(shí)現(xiàn)對(duì)存儲(chǔ)芯片的選擇。全譯碼法的優(yōu)點(diǎn)是每片（或組）芯片的地址范圍是唯一確定的，而且是連續(xù)的，也便于擴(kuò)展，不會(huì)產(chǎn)生地址重疊的存儲(chǔ)區(qū)，但全譯碼法對(duì)譯碼電路要求較高。5.4主存儲(chǔ)器的連接與控制芯片A19～A13A12A11A10～A0

地址范圍

0#0…00000…000000～

11…1007FFH1#0…00

100…000800～

11…100FFFH2#0…01

000…001000～

11…1017FFH

3#0…01100…001800～

11…101FFFH5.4主存儲(chǔ)器的連接與控制3.部分譯碼

所謂部分譯碼即用片內(nèi)尋址外的高位地址的一部分來(lái)譯碼產(chǎn)生片選信號(hào)。如用4片2K×8的存儲(chǔ)芯片組成8K×8存儲(chǔ)器，需要四個(gè)片選信號(hào)，因此只要用兩位地址線來(lái)譯碼產(chǎn)生。設(shè)地址總線有20位（A19～A0），則尋址8K×8存儲(chǔ)器時(shí)，無(wú)論A19

～A13

取何值，只要A12=A11=0，而均選中第一片，只要A12=0，A11=1，均選中第二片，……。也就是說(shuō)，8KRAM中的任一個(gè)存儲(chǔ)單元，都對(duì)應(yīng)有2(20-13)=27

個(gè)地址，這種一個(gè)存儲(chǔ)單元出現(xiàn)多個(gè)地址的現(xiàn)象稱地址重疊。5.4主存儲(chǔ)器的連接與控制

從地址分布來(lái)看，這8KB存儲(chǔ)器實(shí)際上占用了CPU全部的空間（1MB）。每片2K×8的存儲(chǔ)芯片有1/4M=256K的地址重疊區(qū)。

0000H00000H07FFH007FFH0FFFH00FFFH17FFH017FFH1FFFH01FFFH027FFH0800H1000H1800H00800H01000H01800H02000H0123012301232K2K2K2K2K2K2K2K8K×8存儲(chǔ)器1M×8存儲(chǔ)空間…8K8K5.4主存儲(chǔ)器的連接與控制

令未用到的高位地址全為0，這樣確定的存儲(chǔ)器地址稱為基本地址，本例中8K×8存儲(chǔ)器的基本地址即00000H～01FFFH。部分譯碼法較全譯碼法簡(jiǎn)單，但存在地址重疊區(qū)。5.4主存儲(chǔ)器的連接與控制5.4.3主存儲(chǔ)器和CPU的連接1.主存和CPU之間的硬連接主存與CPU的硬連接有三組連線：地址總線（AB）、數(shù)據(jù)總線（DB）和控制總線（CB）。此時(shí)，我們把主存看作一個(gè)黑盒子，存儲(chǔ)器地址寄存器（MAR）和存儲(chǔ)器數(shù)據(jù)寄存器（MDR）是主存和CPU之間的接口。MAR可以接受來(lái)自程序計(jì)數(shù)器的指令地址或來(lái)自運(yùn)算器的操作數(shù)地址，以確定要訪問(wèn)的單元。MDR是向主存寫入數(shù)據(jù)或從主存讀出數(shù)據(jù)的緩沖部件。5.4主存儲(chǔ)器的連接與控制主存容量2k字字長(zhǎng)n位地址總線數(shù)據(jù)總線ReadWriteMFCk位n位CPUMDRMAR5.4主存儲(chǔ)器的連接與控制2.CPU對(duì)主存的基本操作

CPU與主存的硬連接是兩個(gè)部件之間聯(lián)系的物理基礎(chǔ)，而兩個(gè)部件之間還有軟連接，即CPU向主存發(fā)出的讀或?qū)懨?，這才是兩個(gè)部件之間有效工作的關(guān)鍵。

CPU對(duì)主存進(jìn)行讀/寫操作時(shí)，首先CPU在地址總線上給出地址信號(hào)，然后發(fā)出相應(yīng)的讀或?qū)懨?，并在?shù)據(jù)總線上交換信息。5.4主存儲(chǔ)器的連接與控制(1)讀讀操作是指從CPU送來(lái)的地址所指定的存儲(chǔ)單元中取出信息，再送給CPU，其操作過(guò)程是：

地址→MAR→ABCPU將地址信號(hào)送至地址總線

ReadCPU發(fā)讀命令

WaitforMFC

等待存儲(chǔ)器工作完成信號(hào)

((MAR))→DB→MDR

讀出信息經(jīng)數(shù)據(jù)總線送至CPU5.4主存儲(chǔ)器的連接與控制主存容量2k字字長(zhǎng)n位地址總線數(shù)據(jù)總線ReadWriteMFCk位n位CPUMDRMARMARMDR5.4主存儲(chǔ)器的連接與控制(2)寫寫操作是指將要寫入的信息存入CPU所指定的存儲(chǔ)單元中，其操作過(guò)程是：

地址→MAR→ABCPU將地址信號(hào)送至地址總線

數(shù)據(jù)→MDR→DBCPU將要寫入的數(shù)據(jù)送至數(shù)據(jù)總線

WriteCPU發(fā)寫命令

WaitforMFC

等待存儲(chǔ)器工作完成信號(hào)5.4主存儲(chǔ)器的連接與控制主存容量2k字字長(zhǎng)n位地址總線數(shù)據(jù)總線ReadWriteMFCk位n位CPUMDRMARMARMDR5.4主存儲(chǔ)器的連接與控制

由于CPU和主存的速度存在著差距，所以兩者之間的速度匹配是很關(guān)鍵的，通常有兩種匹配方式：同步存儲(chǔ)器讀取和異步存儲(chǔ)器讀取。上面給出的讀/寫基本操作是以異步存儲(chǔ)器讀取來(lái)考慮的，CPU和主存間沒(méi)有統(tǒng)一的時(shí)鐘，由存儲(chǔ)器工作完成信號(hào)（MFC）通知CPU存儲(chǔ)器工作已完成。對(duì)于同步存儲(chǔ)器讀取，CPU和主存采用統(tǒng)一時(shí)鐘，因?yàn)橹鞔嫠俣容^慢，所以CPU與之配合必須放慢速度。在這種存儲(chǔ)器中，不需要存儲(chǔ)器工作完成信號(hào)。5.4主存儲(chǔ)器的連接與控制5.4.4PC系列微機(jī)的存儲(chǔ)器接口數(shù)據(jù)總線一次能并行傳送的位數(shù)，稱為總線的數(shù)據(jù)通路寬度，常見(jiàn)的有8位、16位、32位、64位幾種。但大多數(shù)主存儲(chǔ)器常采取字節(jié)編址，每次訪存允許讀/寫8位，以適應(yīng)對(duì)字符類信息的處理。1.8位存儲(chǔ)器接口如果數(shù)據(jù)總線為8位（如微機(jī)系統(tǒng)中的PC總線），而主存按字節(jié)編址，則匹配關(guān)系比較簡(jiǎn)單。一個(gè)總線周期中讀/寫8位。5.4主存儲(chǔ)器的連接與控制2.16位存儲(chǔ)器接口對(duì)于16位的微處理器8086（或80286），在一個(gè)總線周期內(nèi)可讀/寫兩個(gè)字節(jié)，即先送出偶地址，然后同時(shí)讀/寫這個(gè)偶地址單元和隨后的奇地址單元，用低8位數(shù)據(jù)總線傳送偶地址單元的數(shù)據(jù)，用高8位數(shù)據(jù)總線傳送奇地址單元的數(shù)據(jù)，這樣讀/寫的字（16位）被稱為規(guī)則字。如果讀/寫的是非規(guī)則字，即是從奇地址開(kāi)始的字，這時(shí)需要安排兩個(gè)總線周期才能實(shí)現(xiàn)。5.4主存儲(chǔ)器的連接與控制

為了實(shí)現(xiàn)這樣的傳送，需要將存儲(chǔ)器分為兩個(gè)存儲(chǔ)體，一個(gè)存儲(chǔ)體的地址均為偶數(shù)，稱為偶地址（低字節(jié)）存儲(chǔ)體，它與低8位數(shù)據(jù)線相連；另一個(gè)存儲(chǔ)體的地址均為奇數(shù)，稱為奇地址（高字節(jié)）存儲(chǔ)體，與高8位數(shù)據(jù)線相連。8086和主存之間可以傳送一個(gè)字節(jié)（8位）數(shù)據(jù)，也可以傳送一個(gè)字（16位）數(shù)據(jù)。任何兩個(gè)連續(xù)的字節(jié)都可以作為一個(gè)字來(lái)訪問(wèn)，地址值較低的字節(jié)是低位有效字節(jié)，地址值較高的字節(jié)是高位有效字節(jié)。

8086微處理器的地址線A19

～A1同時(shí)送至兩個(gè)存儲(chǔ)體，BHE（高位存儲(chǔ)體）和最低位地址線A0用來(lái)選擇一個(gè)或兩個(gè)存儲(chǔ)體進(jìn)行數(shù)據(jù)傳送。5.4主存儲(chǔ)器的連接與控制奇存儲(chǔ)體

512KB偶存儲(chǔ)體

512KB00000H00002H00004HFFFFEHFFFFFH00001H00003H00005HA19～A1A0D15～D8D7～D0____BHE。……。5.4主存儲(chǔ)器的連接與控制8086微處理器的地址線A19～A1同時(shí)送至兩個(gè)存儲(chǔ)體，BHE（高位存儲(chǔ)體）和最低位地址線A0用來(lái)選擇一個(gè)或兩個(gè)存儲(chǔ)體進(jìn)行數(shù)據(jù)傳送。

BHEA0

特征

00全字（規(guī)則字）傳送

01在數(shù)據(jù)總線高8位上進(jìn)行字節(jié)傳送

10在數(shù)據(jù)總線低8位上進(jìn)行字節(jié)傳送

11備用5.4主存儲(chǔ)器的連接與控制3.32位存儲(chǔ)器接口

32位微處理器的存儲(chǔ)器系統(tǒng)由4個(gè)存儲(chǔ)體組成，每個(gè)存儲(chǔ)體的存儲(chǔ)空間為1GB，存儲(chǔ)體選擇通過(guò)選擇信號(hào)BE3、BE2、BE1和BE0實(shí)現(xiàn)。如果要傳送一個(gè)32位數(shù)，那么4個(gè)存儲(chǔ)體都被選中；若要傳送一個(gè)16位數(shù)，則有2個(gè)存儲(chǔ)體（通常是BE3和BE2或者BE1和BE0）被選中；若傳送的是8位數(shù)，只有一個(gè)存儲(chǔ)體被選中。5.4主存儲(chǔ)器的連接與控制存儲(chǔ)體300000000H00000003H00000002H00000001HFFFFFFFFHFFFFFFFEHFFFFFFFDHFFFFFFFCH___BE0___BE1___BE2___BE3D15～D8D23～D16D31～D24存儲(chǔ)體2存儲(chǔ)體1存儲(chǔ)體0D7～D05.4主存儲(chǔ)器的連接與控制4.64位存儲(chǔ)器接口

64位微處理器的存儲(chǔ)器系統(tǒng)由8個(gè)存儲(chǔ)體組成，每個(gè)存儲(chǔ)體的存儲(chǔ)空間為512MB（Pentium）或8GB（PentiumPro)，存儲(chǔ)體選擇通過(guò)選擇信號(hào)BE7～BE0實(shí)現(xiàn)。如果要傳送一個(gè)64位數(shù)，那么8個(gè)存儲(chǔ)體都被選中；如果要傳送一個(gè)32位數(shù)，那么4個(gè)存儲(chǔ)體都被選中；若要傳送一個(gè)16位數(shù)，則有2個(gè)存儲(chǔ)體被選中；若傳送的是8位數(shù)，只有一個(gè)存儲(chǔ)體被選中。5.4主存儲(chǔ)器的連接與控制CPU與存儲(chǔ)器的連接時(shí)應(yīng)注意的問(wèn)題1．CPU總線的帶負(fù)載能力2．CPU的時(shí)序與存儲(chǔ)器的存取速度之間的配合3．存儲(chǔ)器的組織、地址分配與片選問(wèn)題第5章5.1存儲(chǔ)系統(tǒng)的組成5.2主存儲(chǔ)器的組織5.3半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器5.4主存儲(chǔ)器的連接與控制5.5提高主存讀寫速度的技術(shù)5.6多體交叉存儲(chǔ)技術(shù)5.7高速緩沖存儲(chǔ)器5.8虛擬存儲(chǔ)器5.5提高主存讀寫速度的技術(shù)5.5.1主存與CPU速度的匹配

過(guò)去，主存的速度通常以納秒（ns）表示，而CPU速度總是被表示為兆赫茲（MHz），最近一些更快更新的主存也用MHz來(lái)表示速度。

主存總線的速度與CPU總線速度相等，那么主存的性能將是最優(yōu)的。然而通常主存的速度落后于CPU的速度，兩者之間存在著很大的差距，這就是為什么需要高速緩沖存儲(chǔ)器（Cache）的原因。5.5提高主存讀寫速度的技術(shù)5.5.2內(nèi)存的發(fā)展FPMDRAMEDODRAMSDRAMDDRSDRAMDDR2、DDR3和DDR4SDRAMRambusDRAM5.5提高主存讀寫速度的技術(shù)5.5.3多通道內(nèi)存技術(shù)1.雙通道內(nèi)存技術(shù)

雙通道內(nèi)存技術(shù)，就是在北橋芯片組里制作兩個(gè)內(nèi)存控制器，這兩個(gè)內(nèi)存控制器是可以相互獨(dú)立工作的。在這兩個(gè)內(nèi)存通道上，CPU可以分別尋址、讀取數(shù)據(jù)，從而可以使內(nèi)存的帶寬增加一倍，理論上數(shù)據(jù)存取速度也相應(yīng)增加一倍。5.5提高主存讀寫速度的技術(shù)2.三通道內(nèi)存技術(shù)Corei7處理器拋棄了前端總線而采用QPI總線，同時(shí)將內(nèi)存控制器從北橋中成功轉(zhuǎn)移到CPU中，內(nèi)存與處理器之間采用點(diǎn)對(duì)點(diǎn)連接設(shè)計(jì)，內(nèi)存里的數(shù)據(jù)可由內(nèi)存總線直接傳送給處理器，使得內(nèi)存讀取延遲大幅減少。

三通道將內(nèi)存總線位寬擴(kuò)大到了64×3=192位，同時(shí)采用DDR31333內(nèi)存，因此其內(nèi)存總線帶寬達(dá)到了1333MHz×192÷8=32GB/s，內(nèi)存帶寬得到巨大的提升。三通道內(nèi)存的理論性能也能比同頻率雙通道內(nèi)存提升50%以上。第5章5.1存儲(chǔ)系統(tǒng)的組成5.2主存儲(chǔ)器的組織5.3半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器5