數(shù)字電子技術(shù)-06異步時(shí)序邏輯電路

第六章異步時(shí)序邏輯電路

異步時(shí)序邏輯電路中沒(méi)有統(tǒng)一的時(shí)鐘脈沖信號(hào)，電路狀態(tài)的改變是外部輸入信號(hào)變化直接作用的結(jié)果。

根據(jù)電路結(jié)構(gòu)和輸入信號(hào)形式的不同，異步時(shí)序邏輯電路可分為脈沖異步時(shí)序邏輯電路和電平異步時(shí)序邏輯電路兩種類型。

兩類電路均有Mealy型和Moore型兩種結(jié)構(gòu)模型。

6.1.1概述

一、結(jié)構(gòu)脈沖異步時(shí)序電路的一般結(jié)構(gòu)如下圖所示。

圖中，存儲(chǔ)電路可由時(shí)鐘控制觸發(fā)器或非時(shí)鐘控制觸發(fā)器組成。

6.1脈沖異步時(shí)序邏輯電路二、輸入信號(hào)的形式與約束

1.輸入信號(hào)為脈沖信號(hào);

2.輸入脈沖的寬度必須保證觸發(fā)器可靠翻轉(zhuǎn);

3.輸入脈沖的間隔必須保證前一個(gè)脈沖引起的電路響應(yīng)完全結(jié)束后，后一個(gè)脈沖才能到來(lái);

4.不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)出現(xiàn)脈沖。對(duì)n個(gè)輸入端的電路，其一位輸入只允許出現(xiàn)n+1種取值組合，其中有效輸入種取值組合為n種。

三、輸出信號(hào)的形式

脈沖異步時(shí)序邏輯電路的輸出信號(hào)可以是脈沖信號(hào)也可以是電平信號(hào)。6.1.2脈沖異步時(shí)序邏輯電路的分析

一、分析方法與步驟

1.分析方法

脈沖異步時(shí)序邏輯電路的分析方法與同步時(shí)序邏輯電路大致相同。

注意兩點(diǎn)：

⑴當(dāng)存儲(chǔ)元件采用時(shí)鐘控制觸發(fā)器時(shí)，對(duì)觸發(fā)器的時(shí)鐘控制端應(yīng)作為激勵(lì)函數(shù)處理。僅當(dāng)時(shí)鐘端有脈沖作用時(shí)，才根據(jù)觸發(fā)器的輸入確定狀態(tài)轉(zhuǎn)移方向，否則，觸發(fā)器狀態(tài)不變。

⑵根據(jù)對(duì)輸入的約束，分析時(shí)可以排除兩個(gè)或兩個(gè)以上輸入端同時(shí)出現(xiàn)脈沖以及輸入端無(wú)脈沖出現(xiàn)情況，從而使圖、表簡(jiǎn)化。

(4)用文字描述電路的邏輯功能（必要時(shí)畫出時(shí)間圖）。2.分析步驟

(1)寫出電路的輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式；(2)列出電路次態(tài)真值表或次態(tài)方程組；(3)作出狀態(tài)表和狀態(tài)圖；二、分析舉例

例分析下圖所示脈沖異步時(shí)序邏輯電路，指出該電路功能。&⑴寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式

解:該電路由兩個(gè)J-K觸發(fā)器和一個(gè)與門組成，有一個(gè)輸入端x和一個(gè)輸出端Z，輸出是輸入和狀態(tài)的函數(shù)，屬于Mealy型脈沖異步時(shí)序電路。&

Z=xy2y1

J2=K2=1；C2=y1

J1=K1=1；C1=x

⑵列出電路次態(tài)真值表

J-K觸發(fā)器的狀態(tài)轉(zhuǎn)移發(fā)生在時(shí)鐘端脈沖負(fù)跳變的瞬間，為了強(qiáng)調(diào)在觸發(fā)器時(shí)鐘端C1、C2何時(shí)有負(fù)跳變產(chǎn)生，在次態(tài)真值表中用“↓”表示下跳。僅當(dāng)時(shí)鐘端有“↓”出現(xiàn)時(shí)，相應(yīng)觸發(fā)器狀態(tài)才能發(fā)生變化，否則狀態(tài)不變。JKQ(n+1)00011011Q01

⑶作出狀態(tài)表和狀態(tài)圖根據(jù)次態(tài)真值表和輸出函數(shù)表達(dá)式（Z=xy2y1），可作出該電路的狀態(tài)表和狀態(tài)圖如下?，F(xiàn)態(tài)y2y1次態(tài)y2n+1y1n+1/輸出Zx=100

01/001

10/010

11/011

00/1000110110/00/00/00/01/01/01/01/1x/Z

⑷畫出時(shí)間圖并說(shuō)明電路邏輯功能。為了進(jìn)一步描述該電路在輸入脈沖作用下的狀態(tài)和輸出變化過(guò)程，可根據(jù)狀態(tài)表或狀態(tài)圖畫出該電路的時(shí)間圖如下圖所示。由狀態(tài)圖和時(shí)間圖可知，該電路是一個(gè)模4加1計(jì)數(shù)器，當(dāng)收到第四個(gè)輸入脈沖時(shí)，電路產(chǎn)生一個(gè)進(jìn)位輸出脈沖。xy1y2Z

一、方法與步驟

⒈方法:

脈沖異步時(shí)序邏輯電路設(shè)計(jì)的方法與同步時(shí)序邏輯電路設(shè)計(jì)大致相同，主要應(yīng)注意兩個(gè)問(wèn)題。

⑴由于不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)為1（用1表示有脈沖出現(xiàn)），設(shè)計(jì)時(shí)可以作如下處理：

當(dāng)有多個(gè)輸入信號(hào)時(shí)，只需考慮多個(gè)輸入信號(hào)中僅一個(gè)為1的情況；在確定激勵(lì)函數(shù)和輸出函數(shù)時(shí)，可將兩個(gè)或兩個(gè)以上輸入同時(shí)為1的情況作為無(wú)關(guān)條件處理。

⑵當(dāng)存儲(chǔ)電路采用帶時(shí)鐘控制端的觸發(fā)器時(shí)，觸發(fā)器的時(shí)鐘端應(yīng)作為激勵(lì)函數(shù)處理。設(shè)計(jì)時(shí)通過(guò)對(duì)觸發(fā)器的時(shí)鐘端和輸入端綜合處理，有利于函數(shù)簡(jiǎn)化。6.1.3脈沖異步時(shí)序邏輯電路的設(shè)計(jì)

⒉步驟設(shè)計(jì)過(guò)程與同步時(shí)序電路相同，具體如下：

①

形成原始狀態(tài)圖②狀態(tài)化簡(jiǎn)

③狀態(tài)編碼

⑤畫邏輯電路圖

④確定激勵(lì)函數(shù)和輸出函數(shù)二、舉例

例

用T觸發(fā)器作為存儲(chǔ)元件，設(shè)計(jì)一個(gè)異步模8加1計(jì)數(shù)器，電路對(duì)輸入端x出現(xiàn)的脈沖進(jìn)行計(jì)數(shù)，當(dāng)收到第八個(gè)脈沖時(shí)，輸出端Z產(chǎn)生一個(gè)進(jìn)位輸出脈沖。

解由題意可知，該電路模型為Mealy型。由于狀態(tài)數(shù)目和狀態(tài)轉(zhuǎn)換關(guān)系非常清楚，可直接作出二進(jìn)制狀態(tài)圖和狀態(tài)表。

⑴作出狀態(tài)圖和狀態(tài)表設(shè)電路初始狀態(tài)為“000”，狀態(tài)變量用y2、y1、y0表示，可作出二進(jìn)制狀態(tài)圖如下。x/z1011/01/0相應(yīng)二進(jìn)制狀態(tài)表為：000

001/0

001

010/0010

011/0011

100/0100

101/0101

110/0110

111/0111

000/1現(xiàn)態(tài)次態(tài)y2n+1y1n+1y0n+1/輸出Zy2y1y0x=1

⑵確定激勵(lì)函數(shù)和輸出函數(shù)假定狀態(tài)不變時(shí)，令相應(yīng)觸發(fā)器的時(shí)鐘端為0，輸入端T任意；而狀態(tài)需要改變時(shí)，令相應(yīng)觸發(fā)器的時(shí)鐘端為1(有脈沖出現(xiàn))，T端為1。根據(jù)狀態(tài)表，可得到x為1時(shí)激勵(lì)函數(shù)和輸出函數(shù)真值表：y2y1y00d

0d11 00d1111 00d

0d11 0111111 00d

0d11 00d1111 00d

0d11 0111111 1輸入脈沖x現(xiàn)態(tài)激勵(lì)函數(shù)輸出C2T2C1T1C0T0Z111111110

000010

100111

001011

10111次態(tài)y2(n+1)y1(n+1)

y0(n+1)0

0

10

1

00

1

11

0

01

0

11

1

01

1

10

0

0

根據(jù)激勵(lì)函數(shù)和輸出函數(shù)真值表，并考慮到x為0時(shí)(無(wú)脈沖輸入,電路狀態(tài)不變)，可令各觸發(fā)器時(shí)鐘端為0，輸入端T隨意?？傻玫胶?jiǎn)化后的激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式如下：

C2=xy1y0

；T2=1

C1=xy0

；T1=1

C0=x；T0=1

Z=xy2y1y0

⑶畫出邏輯電路圖

根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式，可畫出實(shí)現(xiàn)給定要求的邏輯電路如下圖所示。6.2.1概述

前面所述同步時(shí)序電路和脈沖異步時(shí)序電路有兩個(gè)共同的特點(diǎn)：

☆電路狀態(tài)的轉(zhuǎn)換是在脈沖作用下實(shí)現(xiàn)的；

☆電路對(duì)過(guò)去輸入信號(hào)的記憶由觸發(fā)器的狀態(tài)體現(xiàn)。

6.2電平異步時(shí)序邏輯電路

事實(shí)上，對(duì)上述特點(diǎn)可進(jìn)一步理解如下：

●脈沖信號(hào)只不過(guò)是電平信號(hào)的一種特殊形式。

●電路中的觸發(fā)器，不管是哪種類型，都是由邏輯門加反饋回路構(gòu)成的。

將上述兩個(gè)特點(diǎn)一般化，便可得到時(shí)序邏輯電路中更具一般性的另一類電路——電平異步時(shí)序邏輯電路。一、電平異步時(shí)序邏輯電路的結(jié)構(gòu)特點(diǎn)

⒈結(jié)構(gòu)框圖

圖中：

x1，…，xn：外部輸入信號(hào)；

Z1，…，Zm：外部輸出信號(hào)；

Y1，…，Yr：激勵(lì)狀態(tài)；

y1，…，yr：二次狀態(tài)；

Δt1，…，Δtr：反饋回路中

的時(shí)間延遲。

⒉組成

電平異步時(shí)序邏輯電路可由邏輯門加反饋組成。⒊邏輯方程

電路可用以下邏輯方程組描述：

Zi=fi(x1,…,xn,y1,…,yr)

i=1,…,m

Yj=gj(x1,…,xn,y1,…,yr)

j=1,…,r

yj(t+△tj)=Yj(t)例如：用“或非”門構(gòu)成的R-S觸發(fā)器。

⒋電平異步時(shí)序邏輯電路的特點(diǎn)

電平異步時(shí)序電路具有如下特點(diǎn)：

⑴電路輸出和狀態(tài)的改變是由輸入信號(hào)電位的變化直接引起的，工作速度較高；

⑵電路的二次狀態(tài)和激勵(lì)狀態(tài)僅僅相差一個(gè)時(shí)間延遲。二次狀態(tài)y是激勵(lì)狀態(tài)Y經(jīng)過(guò)延遲Δt后的“重現(xiàn)”。

⑶輸入信號(hào)的一次變化可能引起二次狀態(tài)的多次變化。

⑷電路在狀態(tài)轉(zhuǎn)換過(guò)程中存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)。

穩(wěn)定狀態(tài)：Y=y非穩(wěn)定狀態(tài)：Y≠y

⒌輸入信號(hào)的約束

(1)不允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)發(fā)生變化。

(2)輸入信號(hào)變化引起的電路響應(yīng)必須完全結(jié)束后,才允許輸入信號(hào)再次變化。換句話說(shuō)，必須使電路進(jìn)入穩(wěn)定狀態(tài)后，才允許輸入信號(hào)發(fā)生變化。

0001∨10∨11×（不允許）例如，二.電平異步時(shí)序邏輯電路的描述方法

2.流程表

流程表：是一種以卡諾圖的格式反映電路輸出信號(hào)、激勵(lì)狀態(tài)與電路輸入信號(hào)、二次狀態(tài)之間關(guān)系的一種表格。1．用邏輯方程描述

電路可用以下邏輯方程組描述：

Zi=fi(x1,…,xn,y1,…,yr)

i=1,…,m

Yj=gj(x1,…,xn,y1,…,yr)

j=1,…,r

yj(t+△tj)=Yj(t)

流程表的一般格式如下表所示。構(gòu)造流程表應(yīng)注意兩點(diǎn)：

將表中與二次狀態(tài)相同的激勵(lì)狀態(tài)加上圓圈，以表示電路處于穩(wěn)態(tài)，否則處于非穩(wěn)態(tài)。將一位輸入的各種取值按代碼相鄰的關(guān)系排列(與卡諾圖相同)，以表示輸入信號(hào)只能在相鄰位置上發(fā)生變化。

例如，用或非門構(gòu)成的基本R-S觸發(fā)器是一個(gè)最簡(jiǎn)單的電平異步時(shí)序邏輯電路。該電路的狀態(tài)即輸出，屬于Moore型電平異步時(shí)序邏輯電路的特例。其激勵(lì)方程為

根據(jù)激勵(lì)方程和約束條件RS=0，可作出相應(yīng)流程表如下表所示。

3.總態(tài)圖電平異步時(shí)序邏輯電路在輸入信號(hào)作用下存在穩(wěn)態(tài)和非穩(wěn)態(tài)，而且在同一輸入信號(hào)作用下，可能有一個(gè)穩(wěn)態(tài)也可能有多個(gè)穩(wěn)態(tài)，為了對(duì)電路的工作狀態(tài)和邏輯功能作出確切的說(shuō)明，除了流程表和常用的時(shí)間圖外，引入了總態(tài)和總態(tài)圖的概念。

總態(tài)：指電路輸入和二次狀態(tài)的組合，記作(x,y)。

在流程表中，代表某種輸入取值的一列和代表某個(gè)二次狀態(tài)的一行的交叉點(diǎn)對(duì)應(yīng)一個(gè)總態(tài)。

總態(tài)圖：反映穩(wěn)定總態(tài)之間轉(zhuǎn)移關(guān)系及相應(yīng)輸出的一種有向圖。

一個(gè)電平異步時(shí)序邏輯電路的邏輯功能，是由該電路在輸入作用下各穩(wěn)定總態(tài)之間的轉(zhuǎn)移關(guān)系以及各時(shí)刻的輸出來(lái)體現(xiàn)的?？倯B(tài)圖能夠清晰地描述一個(gè)電路的邏輯功能。例如，R-S觸發(fā)器的流程表所對(duì)應(yīng)的總態(tài)圖如下圖所示。

(00,0)/0

(01,1)/1

(10,0)/0

(00,1)/16.2.2電平異步時(shí)序邏輯電路的分析

(1)根據(jù)邏輯電路圖寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式；

(2)作出流程表；

(3)作出總態(tài)圖或時(shí)間圖；

(4)說(shuō)明電路邏輯功能。一、一般步驟

二、舉例例

分析下圖所示電平異步時(shí)序邏輯電路。

解該電路有兩個(gè)外部輸入x1、x2；兩條反饋回路，對(duì)應(yīng)的激勵(lì)狀態(tài)為Y1、Y2,二次狀態(tài)為y1、y2；一個(gè)外部輸出Z。輸出僅僅是狀態(tài)的函數(shù)，屬于Moore模型。(1)寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式根據(jù)邏輯電路圖可寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式如下。(2)作出流程表

(3)作出總態(tài)圖

當(dāng)電路收到輸入序列“00→10→11”時(shí)，才產(chǎn)生一個(gè)高電平輸出信號(hào)，其他情況下均輸出低電平。(01,01)/0(11,01)/0

(00,00)/0(10,01)/0(10,10)/0(11,11)/1

(4)說(shuō)明電路功能

從總態(tài)圖可以看出，僅當(dāng)電路收到輸入序列“00→10→11”時(shí)，才產(chǎn)生一個(gè)高電平輸出信號(hào)，其他情況下均輸出低電平。因此，該電路是一個(gè)“00→10→11”序列檢測(cè)器。6.2.3電平異步時(shí)序邏輯電路反饋回路間的競(jìng)爭(zhēng)

前面對(duì)電路進(jìn)行分析時(shí)，是在假定各回路之間延遲時(shí)間相同的情況下對(duì)電路的工作過(guò)程進(jìn)行分析的。事實(shí)上，各反饋回路的延遲時(shí)間往往各不相同。當(dāng)電路中存在多條反饋回路，而各回路之間的延時(shí)又互不相同時(shí)，則可能由于輸入信號(hào)的變化在反饋回路之間引起競(jìng)爭(zhēng)。

競(jìng)爭(zhēng)：是指當(dāng)輸入信號(hào)變化引起電路中兩個(gè)或兩個(gè)以上狀態(tài)變量發(fā)生變化時(shí)，由于各反饋回路延遲時(shí)間的不同，使?fàn)顟B(tài)的變化有先有后而導(dǎo)致不同狀態(tài)響應(yīng)過(guò)程的現(xiàn)象。一、競(jìng)爭(zhēng)現(xiàn)象

根據(jù)競(jìng)爭(zhēng)對(duì)電路狀態(tài)轉(zhuǎn)移產(chǎn)生的影響，可將競(jìng)爭(zhēng)分為非臨界競(jìng)爭(zhēng)和臨界競(jìng)爭(zhēng)兩種類型。

非臨界競(jìng)爭(zhēng)：若競(jìng)爭(zhēng)的結(jié)果最終能到達(dá)預(yù)定的穩(wěn)態(tài)，則稱為非臨界競(jìng)爭(zhēng)。

臨界競(jìng)爭(zhēng)：若競(jìng)爭(zhēng)的結(jié)果可能使電路到達(dá)不同的穩(wěn)態(tài)，即狀態(tài)轉(zhuǎn)移不可預(yù)測(cè)，則稱為臨界競(jìng)爭(zhēng)。1.競(jìng)爭(zhēng)的兩種類型

例如,右圖所示某電平異步時(shí)序電路的流程表如下。

當(dāng)電路處在穩(wěn)定總態(tài)（00，00）和（10，11），輸入發(fā)生變化時(shí)，電路狀態(tài)響應(yīng)過(guò)程將如何呢？x2x1=1101010111101001x2x1=10x2x1=01x2x1=00

激勵(lì)狀態(tài)Y2Y1/輸出Z二次狀態(tài)

y2y100/000/001/011/0

00

11

10/0/0/000/000/000/010/000/000/0/0/0/0

2.實(shí)例分析

從表可以看出，當(dāng)電路處于穩(wěn)定總態(tài)(00,00),輸入x2x1由00→10時(shí)，引起激勵(lì)狀態(tài)Y2Y1從00→11；當(dāng)電路處于穩(wěn)定總態(tài)(10，11)、輸入x2x1由10→00時(shí)，激勵(lì)狀態(tài)Y2Y1從11→00。即兩個(gè)狀態(tài)變量均發(fā)生變化，所以，當(dāng)電路中兩條反饋回路的延遲時(shí)間Δt1和Δt2不相等時(shí)，電路中將產(chǎn)生競(jìng)爭(zhēng)。分析：

Δt2=Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(10，11)。

Δt2<Δt1：電路到達(dá)了一個(gè)非期望的穩(wěn)定總態(tài)(10，10)

Δt2>Δt1：電路到達(dá)了一個(gè)非期望的穩(wěn)定總態(tài)(10，01)。結(jié)論：本次競(jìng)爭(zhēng)為臨界競(jìng)爭(zhēng)！

(1)當(dāng)電路處于穩(wěn)定總態(tài)(00，00)、輸入x2x1由00→10時(shí)：分析如下：

Δt2=Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(00，00)。

Δt2<Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(00，00)。

Δt2>Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(00，00)。

結(jié)論如下：本次競(jìng)爭(zhēng)屬于非臨界競(jìng)爭(zhēng)！

(2)當(dāng)電路處于穩(wěn)定總態(tài)(10，11)、輸入x2x1由10→00時(shí)，其狀態(tài)響應(yīng)過(guò)程如下。

用流程表檢查電路競(jìng)爭(zhēng)的一般法則：

☆當(dāng)從某一穩(wěn)態(tài)出發(fā)，輸入信號(hào)發(fā)生允許變化、引起兩個(gè)或兩個(gè)以上激勵(lì)狀態(tài)同時(shí)發(fā)生變化時(shí)，由于反饋回路之間延遲時(shí)間的不同會(huì)使電路產(chǎn)生競(jìng)爭(zhēng)。

☆若輸入信號(hào)變化所到達(dá)的列只有一個(gè)穩(wěn)態(tài)，則該競(jìng)爭(zhēng)屬于非臨界競(jìng)爭(zhēng)；若輸入信號(hào)變化所到達(dá)的列有兩個(gè)或兩個(gè)以上穩(wěn)態(tài)，則該競(jìng)爭(zhēng)屬于臨界競(jìng)爭(zhēng)。

非臨界競(jìng)爭(zhēng)的存在不會(huì)影響電路的正確工作，但臨界競(jìng)爭(zhēng)的存在卻將導(dǎo)致電路狀態(tài)轉(zhuǎn)換的不可預(yù)測(cè)。為了確保電平異步時(shí)序電路能可靠地實(shí)現(xiàn)預(yù)定功能，電路設(shè)計(jì)時(shí)必須避免發(fā)生臨界競(jìng)爭(zhēng)！6.3.1設(shè)計(jì)的一般步驟和方法

6.3電平異步時(shí)序邏輯電路的設(shè)計(jì)

一般步驟如下：

1.根據(jù)設(shè)計(jì)要求，建立原始流程表；

2.化簡(jiǎn)原始流程表，得到最簡(jiǎn)流程表；

3.狀態(tài)編碼，得到二進(jìn)制流程表；

4.確定激勵(lì)狀態(tài)和輸出函數(shù)表達(dá)式；

5.畫出邏輯電路圖。

一、建立原始流程表

原始流程表是對(duì)設(shè)計(jì)要求的一種最原始的抽象。建立原始流程表時(shí)通常借助時(shí)間圖或原始總態(tài)圖。即首先根據(jù)題意畫出典型輸入、輸出時(shí)間圖或作出原始總態(tài)圖。

根據(jù)時(shí)間圖建立原始流程表的過(guò)程如下。

1.畫出典型輸入、輸出時(shí)間圖并設(shè)立相應(yīng)狀態(tài)

由于電平異步時(shí)序電路約定對(duì)于每次輸入信號(hào)變化，必須保證電路進(jìn)入穩(wěn)定狀態(tài)后才允許輸入信號(hào)再次變化，所以，應(yīng)根據(jù)題意設(shè)立與各時(shí)刻輸入、輸出對(duì)應(yīng)的穩(wěn)定狀態(tài)。

2.建立原始流程表根據(jù)時(shí)間圖和所設(shè)立的狀態(tài)建立原始流程表，一般分為3步進(jìn)行。

(1)畫出原始流程表，并填入穩(wěn)定狀態(tài)和相應(yīng)輸出

由于根據(jù)時(shí)間圖設(shè)立狀態(tài)時(shí)，對(duì)不同的輸入取值總是設(shè)立不同的狀態(tài)進(jìn)行區(qū)分的，這就使得原始流程表中每一行只有一個(gè)穩(wěn)定狀態(tài)。顯然，時(shí)間圖上設(shè)立了多少個(gè)狀態(tài)，原始流程表便有多少行。

(2)填入非穩(wěn)定狀態(tài)并指定相應(yīng)的輸出，完善流程表由于表中每行只有一個(gè)穩(wěn)定狀態(tài)，所以，在穩(wěn)態(tài)下輸入信號(hào)發(fā)生允許變化時(shí)，電路不可能直接進(jìn)入另一個(gè)穩(wěn)態(tài)。

假定每次輸入信號(hào)發(fā)生變化時(shí)，電路總是經(jīng)過(guò)一個(gè)非穩(wěn)定狀態(tài)后進(jìn)入另一個(gè)穩(wěn)定狀態(tài)，根據(jù)時(shí)間圖中的狀態(tài)轉(zhuǎn)移關(guān)系，可在原始流程表中填入相應(yīng)的非穩(wěn)定狀態(tài)。

注意：當(dāng)從某一穩(wěn)態(tài)出發(fā)，輸入信號(hào)發(fā)生允許變化所引起的狀態(tài)轉(zhuǎn)移，不能用時(shí)間圖中所設(shè)立的狀態(tài)來(lái)表示時(shí)，則應(yīng)根據(jù)題意補(bǔ)充新的狀態(tài)，以便無(wú)遺漏地反映設(shè)計(jì)要求。

非穩(wěn)定狀態(tài)下輸出指定的法則為：

若轉(zhuǎn)換前后兩個(gè)穩(wěn)定狀態(tài)的輸出相同，則指定非穩(wěn)定狀態(tài)下的輸出與穩(wěn)態(tài)下的輸出相同；若轉(zhuǎn)換前后兩個(gè)穩(wěn)定狀態(tài)的輸出不同，則可指定非穩(wěn)定狀態(tài)下的輸出為任意值“d”。(思考：為什么？)

(3)填入無(wú)關(guān)狀態(tài)和無(wú)關(guān)輸出

對(duì)穩(wěn)態(tài)下輸入不允許到達(dá)的列，在相應(yīng)處填入任意狀態(tài)和任意輸出，用“d”表示，即作為無(wú)關(guān)處理。

例某電平異步時(shí)序邏輯電路有兩個(gè)輸入端x1和x2，一個(gè)輸出端Z。輸出與輸入之間的關(guān)系為：若x1x2=00,則Z=0，之后當(dāng)x1x2=01或10時(shí)，Z=1；若x1x2=11，則Z=1，之后當(dāng)x1x2=01或10時(shí)，Z=0。作出該電路的原始流程表。解借助時(shí)間圖形成該電路原始流程表的過(guò)程如下。

(1)畫出典型輸入、輸出時(shí)間圖并設(shè)立相應(yīng)狀態(tài)根據(jù)題意，可畫出該電路典型輸入、輸出時(shí)間圖并設(shè)立狀態(tài)如下。

(2)建立原始流程表

根據(jù)波形圖中設(shè)立的狀態(tài)和填寫原始流程表的步驟，可構(gòu)造出該問(wèn)題的原始流程表。二、化簡(jiǎn)原始流程表

在進(jìn)行電平異步時(shí)序邏輯電路設(shè)計(jì)時(shí)，流程表中的狀態(tài)數(shù)目決定了電路中反饋回路的數(shù)目，即狀態(tài)數(shù)目的多少與電路的復(fù)雜程度直接相關(guān)。為了獲得一種經(jīng)濟(jì)、合理的設(shè)計(jì)方案，必須對(duì)原始流程表進(jìn)行化簡(jiǎn)，求出最簡(jiǎn)流程表。目的------------------簡(jiǎn)化電路結(jié)構(gòu)。由于原始流程表中含有不確定的狀態(tài)和輸出，因而原始流程表的化簡(jiǎn)是建立在狀態(tài)相容這一概念基礎(chǔ)之上的。1．相容行的概念原始流程表中的每一行代表一個(gè)穩(wěn)定狀態(tài)，因而相容狀態(tài)的概念被引申為相容行的概念。

相容行：對(duì)于原始流程表中的某兩行，如果每一列給定的輸出相同，且給定的激勵(lì)狀態(tài)相同、交錯(cuò)、循環(huán)、相容或?yàn)楦髯员旧?，則這兩行為相容行。

☆在檢查輸出時(shí)，對(duì)于一個(gè)給定而另一個(gè)任意，或者兩個(gè)均任意的情況，作為相同情況處理。注意：

☆在檢查激勵(lì)狀態(tài)時(shí)，按以下原則確定穩(wěn)定狀態(tài)、非穩(wěn)定狀態(tài)和任意狀態(tài)的相容性。

(1)穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)i相容；

(2)若穩(wěn)定狀態(tài)和相容，則穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)j相容；

(3)若穩(wěn)定狀態(tài)和相容，則非穩(wěn)定狀態(tài)i和j相容；

(4)穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)i均與任意狀態(tài)“d”相容,任意狀態(tài)“d”與任意狀態(tài)“d”相容。iijiiji

2.化簡(jiǎn)的方法與一般步驟化簡(jiǎn)原始流程表與化簡(jiǎn)不完全給定狀態(tài)表的過(guò)程類似。

注意:

對(duì)各相容行類中的相容行進(jìn)行合并時(shí),當(dāng)輸出存在給定值和任意值“d”時(shí)，合并后取給定值；當(dāng)激勵(lì)狀態(tài)存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)時(shí)，合并時(shí)取穩(wěn)定狀態(tài)；當(dāng)激勵(lì)狀態(tài)存在給定狀態(tài)和任意狀態(tài)“d”時(shí)，合并時(shí)取給定狀態(tài)。

（1）作隱含表，找出相容行對(duì)；

（2）作合并圖，求出最大相容行類；（3）從相容行類中選擇一個(gè)最小閉覆蓋；

（4）狀態(tài)行合并，作出最簡(jiǎn)流程表。

例化簡(jiǎn)如下原始流程表。解根據(jù)化簡(jiǎn)原始流程表的方法和步驟，化簡(jiǎn)過(guò)程如下：（1）作隱含表，找相容行原始流程表對(duì)應(yīng)的隱含表如右下圖所示。根據(jù)相容行的判斷規(guī)則，可找出相容行對(duì)：(1，2)，(1，3)，(2，3)，(2，6)，(3，5)，(4，5)，(4，6)，(5，6)。

(2)作合并圖，求最大相容行類根據(jù)所得出的相容行對(duì)，可作出合并圖如下圖所示。由合并圖可知，最大相容行類為：

(1，2，3)，(4，5，6)，

(3，5)，(2，6)。

(3)選擇一個(gè)最小閉覆蓋選擇最大相容行類構(gòu)成的集合{(1，2，3)，(4,5,6)}，便可滿足覆蓋、閉合和最小3個(gè)條件。所以，該集合即為原始流程表的最小閉覆蓋。令：(1，2，3)

A，(4，5，6)

B，可得到最簡(jiǎn)流程表如下表所示。(4)作出最簡(jiǎn)流程表三、狀態(tài)編碼

狀態(tài)編碼的任務(wù)：

(1)根據(jù)化簡(jiǎn)后的狀態(tài)數(shù)目確定二進(jìn)制代碼的位數(shù)；

(2)選擇一種合適的狀態(tài)分配方案，將每個(gè)狀態(tài)用一個(gè)二進(jìn)制代碼表示。

注意：確定分配方案時(shí)應(yīng)考慮的主要問(wèn)題是如何避免反饋回路之間的臨界競(jìng)爭(zhēng)，保證電路可靠地實(shí)現(xiàn)預(yù)定功能。

常用的幾種方法:

1.相鄰狀態(tài)，相鄰分配相鄰狀態(tài)：是指穩(wěn)態(tài)下輸入取值作相鄰變化時(shí)，需要直接發(fā)生轉(zhuǎn)換的狀態(tài)。

相鄰分配：是指分配給相鄰狀態(tài)的代碼為相鄰代碼。通常借助狀態(tài)相鄰圖確定流程表中各狀態(tài)的相鄰關(guān)系。

狀態(tài)相鄰圖:將流程表中的每一個(gè)狀態(tài)加圈表示，并從每一個(gè)穩(wěn)態(tài)出發(fā)，找出輸入取值作相鄰變化時(shí)的下一個(gè)穩(wěn)態(tài),用有向線段將其連接起來(lái)，表示這兩個(gè)狀態(tài)為相鄰狀態(tài)。

例對(duì)如下流程表進(jìn)行狀態(tài)編碼，求出二進(jìn)制流程表。

解根據(jù)“相鄰狀態(tài)，相鄰分配”的法則，首先根據(jù)流程表作出狀態(tài)相鄰圖。根據(jù)流程表作出狀態(tài)相鄰圖如右下圖所示。狀態(tài)相鄰圖ACDB流程表中共有4個(gè)狀態(tài)，需兩位代碼,設(shè)二次狀態(tài)用y2、y1表示。根據(jù)相鄰圖，可選擇如右卡諾圖所示的狀態(tài)分配方案。

即用00表示A，01表示B，10表示C，11表示D。將給定流程表中的狀態(tài)用相應(yīng)二進(jìn)制編碼表示，即可得到相應(yīng)二進(jìn)制流程表。

該二進(jìn)制流程表，消除了競(jìng)爭(zhēng)現(xiàn)象。A→00B→01C→10D→11對(duì)于某些流程表，盡管相鄰圖上狀態(tài)的最大相鄰狀態(tài)數(shù)L不大于狀態(tài)分配的最小代碼位數(shù)m，但狀態(tài)之間的相鄰關(guān)系形成由奇數(shù)個(gè)狀態(tài)構(gòu)成的閉環(huán)，因而無(wú)法直接實(shí)現(xiàn)狀態(tài)的相鄰分配。解決這類問(wèn)題的一種常用的方法是通過(guò)增加過(guò)渡狀態(tài)，實(shí)現(xiàn)相鄰分配，得到一個(gè)無(wú)競(jìng)爭(zhēng)的二進(jìn)制流程表。2.增加過(guò)渡狀態(tài)，實(shí)現(xiàn)相鄰分配例

對(duì)如下流程表進(jìn)行狀態(tài)編碼，得到二進(jìn)制流程表。