模擬實(shí)訓(xùn)第四講

CMOS模擬集成電路實(shí)訓(xùn)

之版圖設(shè)計(jì)

東南大學(xué)集成電路學(xué)院IC實(shí)驗(yàn)室wangqing_033@163.com?2009.6全定制IC設(shè)計(jì)流程CircuitSchematic電路圖CircuitPre-simulation前仿Layout版圖DesignRuleCheck電路規(guī)則檢查L(zhǎng)ayoutVs.schematic電路圖版圖對(duì)照ParasiticExtraction寄生參數(shù)提取CircuitPost-simulation后仿內(nèi)容版圖制作的目的版圖制造的要求標(biāo)準(zhǔn)CMOS工藝中常見器件避免電路中的各種效應(yīng)實(shí)際版圖繪制DRC,designrulecheckLVS,layoutVs.schematicParasiticExtraction半導(dǎo)體工藝步驟回顧硅片制備器件制備半導(dǎo)體工藝步驟MOS管橫切圖MOS管分類NMOS有源區(qū)、多晶柵、p+/n+注入、金屬空和線PMOSN阱、有源區(qū)、多晶柵、p+/n+注入、金屬空和線半導(dǎo)體工藝步驟NWELLActiveTOTB注：此處為做晶體管的區(qū)域，封閉圖形處是氮化硅掩蔽層，該處不會(huì)長(zhǎng)場(chǎng)氧化層。半導(dǎo)體工藝步驟PolyGateGT半導(dǎo)體工藝步驟p+/n+注入SPSN半導(dǎo)體工藝步驟金屬孔/線連接A1W1半導(dǎo)體工藝步驟金屬2孔/線連接W2A2實(shí)際操作一、Cadance中實(shí)際圖層表示布局半導(dǎo)體工藝步驟版圖繪制過程中常用的快捷鍵shift+z/ctrl+z

放大/縮小ctrl+d

撤消選擇s

拖拽shift+c 剪切shift+m 合并k/shift+k 標(biāo)尺/去除標(biāo)尺f 適應(yīng)屏幕shift+f 顯示調(diào)用版圖u 撤銷上步操作g 格點(diǎn)對(duì)齊F3 調(diào)整畫線角度內(nèi)容版圖制作的目的版圖制造的要求標(biāo)準(zhǔn)CMOS工藝中常見器件避免電路中的各種效應(yīng)實(shí)際版圖繪制DRC,designrulecheckLVS,layoutVs.schematicParasiticExtraction在盡可能小的硅片面積上，完成更多的電路繪制，并保證很好的成品率。繪制規(guī)則布局規(guī)則結(jié)構(gòu)規(guī)則版圖設(shè)計(jì)準(zhǔn)則版圖設(shè)計(jì)準(zhǔn)則版圖設(shè)計(jì)準(zhǔn)則匹配寄生的優(yōu)化加工過程中的非理想因素制版光刻的分辨率問題多層版的套準(zhǔn)問題表面不平整問題流水中的擴(kuò)散和刻蝕問題梯度效應(yīng)解決辦法遵循廠家提供的設(shè)計(jì)規(guī)則采取特殊版圖畫法，消弱制造誤差抗干擾可靠性設(shè)計(jì)規(guī)則介紹注：下面所說的間距如不特別說

明都是指最小間距

單位為um設(shè)計(jì)規(guī)則介紹N-well設(shè)計(jì)規(guī)則a:N阱的內(nèi)部互聯(lián) 2.5b:作為電阻的N阱寬度 4.0c:與不同電勢(shì)之間間距 4.0d:與同電勢(shì)之間的間距 1.4e:與阱內(nèi)n+注入層的間距 0.4f:與阱外n+注入層的間距 2.1g:與阱內(nèi)p+注入層的間距 1.3h:與阱外n+注入層的間距 0.8i:與劃片線邊界的間距 8.0設(shè)計(jì)規(guī)則介紹有源區(qū)面積(Active)a:有源區(qū)內(nèi)部互聯(lián)寬度 0.5b:作為溝道寬度b1:對(duì)NMOS 0.5b2:對(duì)PMOS 0.6c:同一阱中不同有源區(qū)之間的距離c1:N+與N+有源 0.8c2:P+與P+有源 0.8c3:阱外N+與P+有源 1.0c4:阱內(nèi)N+與P+有源 1.0Notes：最小場(chǎng)氧面積 2um2最小有源區(qū)面積 1um2設(shè)計(jì)規(guī)則介紹多晶硅1(poly1)a:poly1內(nèi)部互聯(lián)寬度 0.5b:poly1間距 0.5c:NMOS溝道poly1的寬度c1:對(duì)常規(guī)閾值電壓的NMOS和ROM核0.5c2:對(duì)低閾值電壓的NMOS 1.0c3:對(duì)耗盡型NMOS 2.0d:PMOS溝道poly1的寬度d1:對(duì)常規(guī)閾值電壓的PMOS 0.55d2:對(duì)低閾值電壓的PMOS 1.0d3:對(duì)耗盡型PMOS 2.0e:poly1柵伸出管子有源區(qū) 0.55f:poly1到管子有源區(qū)邊界 0.5g:poly1到有源區(qū)邊界 0.1h:作為電阻時(shí)poly1寬度 1.0i:作為電阻時(shí)poly1間距 1.0Notes：管子中最大poly柵面積 100*100um2設(shè)計(jì)規(guī)則介紹Poly2高阻(IM)a:最小寬度 2.0b:最大間距 1.0c:poly2上最小交疊間距 1.0d:交疊區(qū)到poly2的間距 1.0e:高阻接觸孔到交疊區(qū) 0.6f:到有源區(qū)間距 0.5g:與poly1電阻間距 1.0h:禁止在IM上走線設(shè)計(jì)規(guī)則介紹Poly2

(PC)a:電容中poly2寬度 1.0b:poly2間距 1.0c:到有源區(qū)間距 0.5d:下極板(poly1)與極板(poly2)交疊 1.2e:電容的poly2與contact孔的交疊 0.6f:poly2不能位于active內(nèi)部g:做內(nèi)部互連的poly2寬度 0.8h:做電阻的poly2寬度 1.0i:做電阻的poly2與contact孔的交疊距離 0.4與poly1的距離 1.0除非是在poly電容中，否則poly2不能覆蓋在poly1上設(shè)計(jì)規(guī)則介紹P+注入面積(SP)a:P+注入的最小寬度 0.8b:P+注入的最小間距 0.8c:到有源區(qū)間距 0.5d:P+注入與內(nèi)部有源間距 0.5e:SP到多晶柵的最小空間 0.6f:SP覆蓋contact的最小距離0.25g:對(duì)于poly1線性電阻g1:對(duì)P型poly1電阻，SP覆蓋poly1的最小距離0.5g2:對(duì)P型poly1電阻，SP覆蓋poly1的最小距離0.5設(shè)計(jì)規(guī)則介紹contact(w1)a:最小&最大contact尺寸 0.5*0.5b:contact到contact的最小距離 0.5c:active上active覆蓋cintact的交疊c1:P-active與contact交疊 0.3c2:N-active與contact交疊 0.15d:poly1上poly1與contact的交疊 0.3e:poly2做內(nèi)部互連時(shí)與contact的交疊 0.3f:active上contact距離柵的間距 0.4g:在active區(qū)域不允許柵上有contact孔h:不允許在場(chǎng)氧區(qū)有contact孔i:poly1和poly2的contact到active距離0.4j:poly1的contact到poly2的距離 1.8設(shè)計(jì)規(guī)則介紹金屬1(A1)a:金屬1寬度 0.6b:金屬1到金屬1的距離b1:線寬<10um時(shí)的間距 0.6b2:線寬>10um時(shí)的間距 1.1c1:金屬1與contact的交疊 0.3c2:當(dāng)金屬1寬度等于或大于10um 0.8d:兩個(gè)轉(zhuǎn)角和一個(gè)45度轉(zhuǎn)角的間隔必須滿足最小間距要求Notes:1、1M的最大電流密度 1.5mA/um2、2M/3M的最大電流密度0.8mA/um3、平行的金屬線避免90度角，請(qǐng)采用135度角代替4、如果金屬密度超過50%，請(qǐng)告知CSMC；如果不足30%，請(qǐng)加入冗余金屬5、最小獨(dú)立金屬面積 1.1*1.1設(shè)計(jì)規(guī)則介紹Vial(W2)a:Vial尺寸a1:對(duì)于兩層金屬，最小的Vial尺寸 0.55*0.55a2:對(duì)于三層金屬，最小和最大的Vial尺寸 0.55*0.55b:Vial到Vial的距離 0.6c1:當(dāng)金屬1與Vial的交疊 0.3c2:當(dāng)金屬1等于或大于10um時(shí)，與Vial的交疊 0.8d:Vial到contact的距離 0.0Notes：最大電流密度為 1.5mA/Vial設(shè)計(jì)規(guī)則介紹金屬2(A2)a:金屬2寬度 0.7b:金屬2到金屬2的間距b1:如果金屬2線寬<10um 0.65B2:如果金屬2線寬>10um 1.1c1:與Vial的交疊 0.3c2:當(dāng)金屬2等于或大于10um時(shí)，與Vial的交疊 0.8d:兩個(gè)獨(dú)立的轉(zhuǎn)角或者一個(gè)45度轉(zhuǎn)角必須滿足最小間距要求e:兩條平行的金屬避免90度角，用135度角代替f:如果金屬密度超過50%，請(qǐng)告知CSMC；如果不足30%，請(qǐng)加入冗余金屬Notes：最大電流密度

1、對(duì)2M 1.5mA/um2、對(duì)3M 0.8mA/um實(shí)際操作二、繪制滿足設(shè)計(jì)規(guī)則的MOS管在盡可能小的硅片面積上，完成更多的電路繪制，并保證很好的成品率。繪制規(guī)則布局規(guī)則結(jié)構(gòu)規(guī)則版圖設(shè)計(jì)準(zhǔn)則整體版圖的布局考慮整體布局主要單元的形狀大小以及位置安排電源和地的布局，輸入輸出引腳的放置等整體芯片的引腳，包括測(cè)試點(diǎn)主要單元電路的布局基準(zhǔn)放置在芯片中間，最大范圍的消除周邊環(huán)境對(duì)他的影響振蕩器放置的芯片的邊緣，他產(chǎn)生高頻信號(hào)，可能會(huì)對(duì)其他信號(hào)線產(chǎn)生串?dāng)_可以用一層電阻將大管子和其他電路隔離數(shù)字部分和模擬部分盡量分開放置，因?yàn)樗麄兊碾娫淳€和地線不同版圖中的金屬線盡量避免直角走線，直角尖端產(chǎn)生EMI,但在GHz下影響不明顯拐角可等效為傳輸線上的容性負(fù)載，減緩上升時(shí)間做環(huán)地設(shè)計(jì)可提高抗噪聲能力,并盡量加粗接地線，若很細(xì)抗噪聲性能不好地線>電源線(1.2-2.5mm)>信號(hào)線(0.2-0.3mm)在盡可能小的硅片面積上，完成更多的電路繪制，并保證很好的成品率。繪制規(guī)則布局規(guī)則結(jié)構(gòu)規(guī)則版圖設(shè)計(jì)準(zhǔn)則特殊版圖畫法避免工藝影響dummy器件如果周邊環(huán)境不同，會(huì)使工藝中的刻蝕率不同，比如：線寬大，刻蝕率大，刻蝕的快?？涛g的快慢會(huì)影響線電阻等電學(xué)參數(shù)。匹配對(duì)稱差分對(duì)管、有源負(fù)載、電流鏡、電容陣列、電阻陣列等要求匹配良好的子模塊。電阻的dummy及匹配電容的dummy及匹配基本差分對(duì)管將20/1的管子拆成兩個(gè)10/1的管子，可實(shí)現(xiàn)更好的匹配效果匹配性要求高的對(duì)管(如差分輸入對(duì)管)時(shí)，采用交叉對(duì)稱的結(jié)構(gòu)比較好差分對(duì)的管子位置和連線長(zhǎng)短都要對(duì)稱，能合為一條線的連線就要合；差分對(duì)主要使VGS匹配。尺寸較大的管子拆成小管并聯(lián)時(shí)，在兩端加上dummygate，可保證比較精確的電流匹配。而且這種dummygate的寬度可以比實(shí)際的柵寬小。各個(gè)小管子的gate最好用metal聯(lián)起來，如果用poly連會(huì)引起刻蝕率的偏差MOS管的dummy及匹配特殊版圖畫法避免工藝影響電流鏡、偏置電流成比例關(guān)系的MOS管，應(yīng)使電流方向一致，版圖中晶體管盡量同向，電流鏡主要使ID匹配。特殊版圖畫法避免工藝影響內(nèi)容版圖制作的目的版圖制造的要求標(biāo)準(zhǔn)CMOS工藝中常見器件避免電路中的各種效應(yīng)實(shí)際版圖繪制DRC,designrulecheckLVS,layoutVs.schematicParasiticExtraction版圖中常見器件MOS晶體管集成電阻集成電容寄生二極管和三極管版圖中常見器件MOS晶體管WellN-well/P-well&Cold-well/Hot-well常用N-Well單阱工藝Cold-well襯底接最高電位，會(huì)有襯偏效應(yīng)Hot-well襯底接源極，可消除襯偏，此時(shí)注意在schematic中標(biāo)注一下，畫版圖的時(shí)候特別注意接觸孔MOS管的s/d極一般通過Metal連接出去，這樣會(huì)出現(xiàn)兩種電阻Metal到Active的電阻，通過多打contact孔形成多個(gè)電阻并聯(lián)，可以減小這個(gè)電阻Active電阻，就是contact孔到poly一段上Active電阻，孔距poly的距離越近，這個(gè)電阻越小版圖中常見器件差分對(duì)管差分對(duì)管的面積適當(dāng)做大,可以降低噪聲?？蓪/l按比例變大常用N-Well單阱工藝大尺寸MOS管W較大的管子應(yīng)拆成小單元并聯(lián)拆分原則：每個(gè)單元的電阻要小于所有單元連起來后的總和大尺寸驅(qū)動(dòng)電路中的MOS管或電源電路中的功率管,由于尺寸巨大,都有其特殊的畫法?；井嫹ㄈA夫餅式曲柵畫法MOS晶體管版圖中常見器件大尺寸MOS晶體管基本畫法將大管子畫成叉指結(jié)構(gòu)，用Metal連接Poly柵的兩端來降低柵極電阻，同時(shí)防止信號(hào)衰減改進(jìn)將管子分成幾部分，做襯底隔離?？梢愿玫姆乐归V鎖效應(yīng)華夫餅式在只有一個(gè)接觸孔的情況下，此結(jié)構(gòu)具有更好的填充密度。接觸孔少，金屬連線電阻影響會(huì)很大；接觸孔多，面積相應(yīng)增大很多溝道中存在很多尖銳的拐角，此區(qū)域發(fā)生雪崩的電壓低于其他部分?？蓪?duì)方形s/d的拐角采用圓角或者斜面可消除此問題曲柵式增加了柵極寬度，且柵極條的排列能夠更加緊密；在不犧牲跟多芯片面積的同時(shí)，可以容納更多的接觸空。采用135度彎曲不易發(fā)生局部雪崩擊穿；s/d接觸孔對(duì)角放置可增加s/d限流作用，從而改善在極限條件下的穩(wěn)定性。適用于經(jīng)常發(fā)生瞬態(tài)過載的情況版圖中常見器件寄生二極管和三極管CMOS工藝中的BJT管是寄生的，沒有專門的工藝層。P+作發(fā)射極，N-well做基極，P-sub做集電極寄生BJT管很少用作放大管，一般都改接成二極管用。另外，工藝中沒有參數(shù)來確定寄生BJT管的各項(xiàng)參數(shù)，批次之間差別很大，的變化較大。常用規(guī)格5v5/10v10/20v20通常做成1:8或者1:24效果最好注意bjt版圖最外層需要加一層DIODE輔助層，否則cadence認(rèn)不出來這是個(gè)bjt管

電阻的種類N-well電阻、N+/P+/poly電阻、HighResister、Thin-Film、Metal電阻溫度系數(shù)、電壓系數(shù)和方塊電阻不同N-well:方塊電阻較合理、任何工藝中都可應(yīng)用；但溫度系數(shù)很差HighResister:一般用poly2層實(shí)現(xiàn)(或者工藝廠提供另外的一層用作高阻，如Poly1等，需要由工藝廠商來確定)。需要poly2和High-Resister層Thin-Film:溫度系數(shù)很小，精度很高，但工藝難度較大層疊畫電阻當(dāng)受到版圖面積限制時(shí)，可用層疊的兩層來畫電阻，如下層用N-well電阻，上層用Poly電阻，互不影響版圖中常見器件電阻版圖中常見器件電容MOS電容、PIP電容…MOS電容：一般用MOS管的Cgs、Cgd的寄生電容。只用在一端接地的情況下。因?yàn)镃sb、Cdb的存在，采用其他連接方法，會(huì)對(duì)電容值產(chǎn)生較大的影響，因此用接地連接，將這兩個(gè)電容短路PIP電容：poly-poly電容，若需匹配、精確的電容，如振蕩器中的電容，可以采用pip電容。復(fù)合電容：Metal-poly2-poly1電容，相當(dāng)于兩個(gè)電容的并聯(lián)，基本也是出于對(duì)面積的考慮，進(jìn)行電容的重疊，實(shí)際上Metal-Poly2電容較小，還是Poly1-Poly2電容起主要作用。類似的還可以做其他的層疊電容。ESD電路時(shí)集成電路上專門用來做靜電放電防護(hù)的。人體放電模式、機(jī)器放電模式、組件充電模式、電場(chǎng)感應(yīng)模式人體放電模式和機(jī)器放電模式中靜電都是來自外界，ESD防護(hù)電路做在焊墊PAD旁邊。輸出級(jí)大尺寸的PMOS和NMOS組件本身就可當(dāng)作ESD防護(hù)組件來用，但布局有特定要求。ESD版圖中常見器件實(shí)際操作三、繪制基本電阻、電容、三極管內(nèi)容版圖制作的目的版圖制造的要求標(biāo)準(zhǔn)CMOS工藝中常見器件避免電路中的各種效應(yīng)實(shí)際版圖繪制DRC,designrulecheckLVS,layoutVs.schematicParasiticExtraction各種負(fù)面效應(yīng)電遷移效應(yīng)當(dāng)傳輸電流過大時(shí)，電子碰撞金屬原子，導(dǎo)致原子移位而使金屬斷線在接觸孔周圍，電流比較集中，電遷移效應(yīng)更加容易發(fā)生根據(jù)電路在最壞情況下的電流值來決定金屬線的寬度以及接觸孔的排列方式和數(shù)目，以避免電遷移大面積敷金屬線金屬在制作過程中會(huì)長(zhǎng)時(shí)間受熱，熱量不易散發(fā)，產(chǎn)生金屬膨脹、

脫離現(xiàn)象，因此在大面積金屬線上映將其開窗口，設(shè)計(jì)成網(wǎng)狀天線效應(yīng)長(zhǎng)金屬線(面積較大的金屬線)在刻蝕的時(shí)候，會(huì)吸引大量的電荷(因?yàn)楣に囍锌涛g金屬是在強(qiáng)場(chǎng)中進(jìn)行的)，這時(shí)如果該金屬直接與管子?xùn)?相當(dāng)于有柵電容)相連的話，可能會(huì)在柵極形成高電壓會(huì)影響柵極氧化層的質(zhì)量，降低電路的可靠性和壽命。用另外一層更高一層的金屬來割斷本層的大面積金屬金屬線中寄生電阻和寄生電容效應(yīng)寄生電阻會(huì)使電壓產(chǎn)生漂移，導(dǎo)致額外噪聲的產(chǎn)生鏡像電流源內(nèi)部的晶體管在版圖上應(yīng)該放在一起，然后通過連線引到各個(gè)需要供電的模塊。加粗金屬線存在對(duì)稱關(guān)系的信號(hào)的連線也應(yīng)該保持對(duì)稱，使得信號(hào)線的寄生電阻保持相等。寄生電容耦合會(huì)使信號(hào)之間互相干擾避免時(shí)鐘線與信號(hào)線的重疊兩條信號(hào)線應(yīng)該避免長(zhǎng)距離平行，信號(hào)線之間交叉對(duì)彼此的影響比二者平行要小輸入信號(hào)線和輸出信號(hào)線應(yīng)該避免交叉對(duì)于易受干擾的信號(hào)線，在兩側(cè)加地線保護(hù)；模擬電路的數(shù)字部分，需要嚴(yán)格隔離開版圖中常見器件需避免的效應(yīng)閂鎖效應(yīng)最常見的Latchup誘因是電源、地的瞬態(tài)脈沖。因此對(duì)于電路中有連接到電源或地的MOS管，周圍需要加保護(hù)環(huán)。閂鎖效應(yīng)消除方法nmos和pmos隔的盡可能遠(yuǎn)，中間加隔離，即采用全包的襯底層，注意襯底上一定要打contact接觸孔，并且盡量多打，可減小R1、R2電阻。為了更好的破壞latch-up的正反饋環(huán)，可在每個(gè)管子的全包的襯底層外再包一層相反性質(zhì)的隔離層。N管的周圍應(yīng)該加吸收少子電子的N型保護(hù)環(huán)(ntap)，ntap環(huán)接vdd；P管的周圍應(yīng)該加吸收少子空穴的P型保護(hù)環(huán)(ptap)，ptap環(huán)接gnd。雙環(huán)對(duì)少子的吸收效果比單環(huán)好。當(dāng)然，在條件允許的情況下，這種交叉隔離層越多越好保護(hù)環(huán)要起到有效的作用就應(yīng)該使保護(hù)環(huán)寬度較寬、電阻較低，而且用深擴(kuò)散材料需避免的效應(yīng)襯底噪聲(substratenoise)產(chǎn)生原因源、漏-襯底pn結(jié)正偏導(dǎo)通，或者電源連線接點(diǎn)引入的串繞，使得襯底電位會(huì)產(chǎn)生抖動(dòng)偏差，這稱為襯底噪聲。解決方法對(duì)于輕摻雜的襯底，要用保護(hù)環(huán)把敏感部分電路包圍起來把gnd和襯底在片