數(shù)字集成電路設(shè)計 第三講

數(shù)字集成電路設(shè)計第三講：CMOS集成電路的物理結(jié)構(gòu)與制造工藝今天的話題集成電路里面的“工藝層級”概念MOSFET電路的物理結(jié)構(gòu)CMOS電路的層級與物理結(jié)構(gòu)FET陣列設(shè)計CMOS集成電路的制造3DesignAbstractionLevelsn+n+SGD+DEVICECIRCUITGATEMODULESYSTEM0.35微米工藝、22nm工藝、16nm工藝，這些長度單位指的是什么？課前問題FabricationandLayoutSlide5今天的課程簡介集成電路:很多個晶體管在一個芯片上.VeryLargeScaleIntegration(VLSI):非常多的晶體管MetalOxideSemiconductor(MOS)晶體管快速,低成本,低功率的晶體管CMOS（互補型）:n-與p-type的互補今天的工作：教會每個人做一個CMOS集成電路！基本的CMOS邏輯門電路的物理實現(xiàn)晶體管的物理設(shè)計與工藝實現(xiàn)剩下的課程：如何做一個好的集成電路今天的話題集成電路里面的“材料層級”概念集成電路的物理結(jié)構(gòu)1.互連線與互連線延遲2.MOSFET的物理結(jié)構(gòu)CMOS電路的層級與物理結(jié)構(gòu)FET陣列設(shè)計CMOS集成電路的制造不同材料層級的多層疊加集成電路里的材料層級物理設(shè)計:硅集成電路可以看成是一組形成圖形的材料（工藝）層級的復(fù)雜集合體。金屬Metal(銅或者鋁）絕緣體Insulator(二氧化硅即石英玻璃）半導(dǎo)體Semiconductor（硅元素)最簡單的例子：兩層材料層分層實現(xiàn)！??！Figure3.1Twoseparatemateriallayers三維結(jié)構(gòu)與表現(xiàn)形式Figure3.2Layersafterthestackingprocessiscompleted兩根導(dǎo)線：頂視圖與側(cè)視圖對結(jié)構(gòu)的表現(xiàn)側(cè)視圖顯示工藝層級結(jié)構(gòu)絕緣層將兩個金屬層分開，形成電氣差異頂視圖表示電路圖形(Pattern)(a)Sideview(b)Topview三維結(jié)構(gòu)與表現(xiàn)形式Figure3.3Additionofanotherinsulatorandasecondmetallayer增加一根不相連的導(dǎo)線1.覆蓋一層絕緣層2.化學(xué)機械平坦化（英語：Chemical-MechanicalPlanarization,CMP）3.增加金屬層M2增加一層金屬層M2：頂視圖不顯示絕緣體，但是M1/M2不相連！疊放順序不由電路設(shè)計者決定，由制造工藝決定(a)Sideview(b)Topview今天的話題集成電路里面的“材料層級”概念集成電路的物理結(jié)構(gòu)1.互連線與互連線延遲2.MOSFET的物理結(jié)構(gòu)CMOS電路的層級與物理結(jié)構(gòu)FET陣列設(shè)計CMOS集成電路的制造從最簡單的講起：互連線的電阻與電容從線電阻到互連線延遲邏輯門之間通過圖形（Pattern）化的金屬線實現(xiàn)互連?；ヂ?lián)線（Interconnect)不可能是理想的信號傳遞受到金屬材料物理性質(zhì)與尺寸的直接影響歐姆定律線電阻Rline:不可避免的寄生（parasitic）電氣特性希望線電阻約小越好Figure3.4Symbolforalinearresistor(3.1)從最簡單的講起：互連線的電阻與電容線電阻Rline的大小ConductivityCrosssectionalareaAFigure3.5Geometryofaconductingline(3.2)(3.3)(3.5)(3.4)(:conductivity導(dǎo)電率)(:resistivity電阻率)(電阻率、線長、截面積)薄層電阻模型在這個公式里哪些元素是工藝決定的？金屬層厚度t和導(dǎo)電率當(dāng)l=w(3.6)(a)Top-viewgeometryConductivityCrosssectionalareaA薄層電阻模型n個薄層電阻Rs

Figure3.6Top-viewgeometryofapatternedline(a)Top-viewgeometry(b)Sheetresistancecontributions互連線電容互連線同時也具有電容性電容存在于任意兩個被“電氣”分開的導(dǎo)體之間二氧化硅絕緣層分開了連接線層與半導(dǎo)體襯底層回憶一下平板電容的結(jié)構(gòu)(3.13)Figure3.8GeometryforcalculatingthelinecapacitanceFigure3.7Circuitsymbolforacapacitor互連線時間延遲互連線寄生電阻Rline

[Ω]和電容

Cline[F]時間常數(shù)電路延遲互連線時間延遲互連線延遲的具體體現(xiàn)計算互連線延遲與薄層電阻Rs帶來的互連線延遲0到1變化滯后一個VLSI高速工藝很多都是圍繞降低互連線延遲來進行改進的在高速VLSI芯片設(shè)計里將有更詳細的介紹Figure3.9Timedelayduetotheinterconnecttimeconstant(b)Circuitmodel今天的話題集成電路里面的“材料層級”概念集成電路的物理結(jié)構(gòu)1.互連線與互連線延遲2.MOSFET的物理結(jié)構(gòu)CMOS電路的層級與物理結(jié)構(gòu)FET陣列設(shè)計CMOS集成電路的制造MOSFETs上一章我們講了MOSFET與理想開關(guān)的邏輯關(guān)系這一章，我們講其在物理層面如何實現(xiàn)MOSFETsFigure3.11SimplifiedoperationalviewofannFET柵極上的外加電壓VG用來建立一條導(dǎo)電通路，使電流在晶體管的漏極與源極之間流動(a)Openswitch(b)ClosedSwitchMOSFET物理結(jié)構(gòu)MOSFET的物理結(jié)構(gòu)柵層（金屬層）柵氧層（二氧化硅絕緣層）漏、源襯底層這張圖必考！最為重要的參數(shù)在溝道上L為（工藝）溝道長度！W溝道寬度、L溝道長度基本單位為厘米MOSFET物理結(jié)構(gòu)(W/L)寬長比是VLSI設(shè)計中最為重要的參數(shù)左上圖為以后電學(xué)分析最為常見的圖型頂視圖FabricationandLayoutSlide24從硅的分子結(jié)構(gòu)到導(dǎo)電率晶體管在硅基上制作硅為元素周期表里第四主族元素晶體式如圖所示半導(dǎo)體！FabricationandLayoutSlide25摻雜純凈的硅缺少自由電子，導(dǎo)電性很差增加摻雜劑（雜質(zhì)原子）可增加其電子或空穴數(shù)，增加其導(dǎo)電性增加第五組族元素:增加自由電子數(shù)(n-type)（施主Donar）增加第三組族元素:增加自由空穴數(shù)

(p-type)（受主Acceptor）MOSFET在硅上實現(xiàn)硅是研究的最為充分的元素純凈的硅為本征半導(dǎo)體intrinsic（本質(zhì)的，固有的）semiconductor(3.16)(原子密度cm-3)(本征載流子密度)MOSFET在硅上實現(xiàn):N-type(3.18)(3.19)(3.20)(質(zhì)量作用定律，決定電子和空穴的數(shù)量)(n-type施主donar電子密度，n>>p電子為多子)(n-type空穴密度，空穴為少子)Figure3.14Creationofelectron-holepairsinsilicon摻雜可以極大的改變電子、空穴密度N-type:加入砷或者磷可以認為施主摻雜密度就是其電子密度P-type摻雜P-type:摻雜硼原子，存在更多的空穴(3.24)(受主acceptor空穴為多子p>>n，通過質(zhì)量作用定律計算少子的數(shù)量)課堂作業(yè)對純凈的硅進行摻雜后，其電子密度為5*1018

cm-31)該材料是n型還是p型材料？2)該材料多子為電子還是空穴？3）該材料中電子與空穴的密度比例為多少？電子與空穴的遷移率與樣品導(dǎo)電率(3.25)(導(dǎo)電率，q為基本電荷單位，數(shù)值為1.602*10-19)(3.27)(3.28)(n-type,忽略空穴帶來的導(dǎo)電率影響，nn

>>pn)(p-type,忽略電子帶來的導(dǎo)電率影響，pp

>>np)(3.26)(本征硅載流子遷移率cm2/Vsec)二階效應(yīng)：遷移率隨著摻雜的增加而降低MOSFET導(dǎo)通電阻RDS(on)重要參數(shù)之一一部分由源漏極電阻率決定電阻率值越小越好普遍在1-10ohmcm源、漏極電阻率指標(biāo)與導(dǎo)通電阻一個p型硅摻雜樣品，空穴密度為pp=1015cm-3遷移率cm2/(Vs)計算其導(dǎo)電率和電阻率？如果該p型摻雜區(qū)的長度為350nm，那么該p型樣品的線性阻值為多少？例子PN結(jié)在實際CMOS工藝中，多種摻雜濃度只要出現(xiàn)Nd

>Na，就可以認為是N型區(qū)只要出現(xiàn)Na>Nd，就可以認為是N型區(qū)P-N結(jié)整流特性是晶體管運行的基礎(chǔ)Figure3.15Formationandcharacteristicsofapnjunction(a)Apnjunction(b)Forwardcurrent(c)Reverseblocking(3.35)(3.36)nFET與pFET摻雜與重摻雜nFET:在襯底上進行p摻雜，在源漏極上進行n+重摻雜pFET:在襯底上進行p摻雜，襯底之上n阱摻雜，再在源漏極上進行p+重摻雜P-N結(jié)整流特性控制電流流向Figure3.16nFETandpFETlayers(a)nFETcross-section(b)pFETcross-section柵極電容CGFigure3.17Aparallel-platecapacitorFigure3.18Thegatecapacitanceinann-channelMOSFET柵極以下的導(dǎo)電層是如何形成的？+Q與-Q柵極電容CG(3.39)(3.40)(3.41)(3.42)電容計算公式(柵氧化層電容“密度”，注意這個是單位面積的電容)(總柵電容)(二氧化硅介電常數(shù)，3.9倍真空)柵極電容以二氧化硅為材料的柵氧化層厚度為5nm，真空介電常數(shù)為，二氧化硅的介電常數(shù)為真空介電常數(shù)的3.9倍。假定FET的柵極面積為W*L0.35um*0.7um，則柵電容為多大？例子NMOS電流流動(3.47)(channelcharge)Figure3.19ControllingcurrentflowinannFET(a)Zerogatevoltage(b)PositivegatevoltageNMOS電流流動(溝道電流)(渡越時間transittime)(3.50)(3.53)(代入公式3.47)(基于電子遷移率的帶電粒子移動速度)(電場強度可由源漏電壓和溝道長度決定)溝道導(dǎo)通電阻溝道等效導(dǎo)通電阻在這里可以把溝道導(dǎo)通電阻視為線性但是本質(zhì)上為明顯的非線性器件，在本課程中不進一步介紹。(3.54)(3.55)(器件互導(dǎo)devicetransconductanceA/V2)nFET斷開:R∞nFET閉合:RRn溝道導(dǎo)通電阻溝道等效導(dǎo)通電阻高度簡化模型(3.56)(3.57)柵極電容所帶來的兩個問題1.信號延遲2.開關(guān)損耗今天的話題集成電路里面的“材料層級”概念集成電路的物理結(jié)構(gòu)1.互連線與互連線延遲2.MOSFET的物理結(jié)構(gòu)CMOS電路的層級與物理結(jié)構(gòu)FET陣列設(shè)計CMOS集成電路的制造CMOSN阱

工藝工藝實現(xiàn)步驟

p-襯底

n-阱n+(nFET漏源)p+(pFET漏源)

柵氧化層

多晶硅柵場氧區(qū)FOXFigure3.23MOSFETlayersinann-wellprocessFabrication工藝圖與布線圖布線圖與工藝圖（頂視圖與側(cè)視圖）Fabrication工藝步驟現(xiàn)代工藝中多層疊加（5層以上）已經(jīng)很常見多層工藝圖Figure3.25MetalinterconnectlayersFigure3.26Interconnectlayoutexample今天的話題集成電路里面的“材料層級”概念集成電路的物理結(jié)構(gòu)1.互連線與互連線延遲2.MOSFET的物理結(jié)構(gòu)CMOS電路的層級與物理結(jié)構(gòu)FET陣列設(shè)計CMOS集成電路的制造CMOS開關(guān)電路網(wǎng)絡(luò)(1/2)如何畫出兩個串聯(lián)的nFET(a)Schematic(b)Surfacepattern(c)SideviewCMOS開關(guān)電路網(wǎng)絡(luò)(2/2)三個串聯(lián)的NFET與電氣連接Figure3.28Threeseries-connectednFETs(a)Schematic(b)Surfacepattern并聯(lián)NFET的不同連接方式Figure3.30AlternatelayoutstrategyforparallelFETs(a)Schematic(b)SurfacepatternFigure3.29Parallel-connectedFETpatterning(a)Schematic(b)Surfacepattern基本門級電路設(shè)計電源和地用金屬線層布線N+和P+區(qū)用同樣的填充圖案表示，不同的是pFET嵌在n阱的邊界內(nèi)金屬和n+或p+處于不同的結(jié)構(gòu)層從金屬到n+或p+都需要有接觸孔基本門級電路設(shè)計另一種實現(xiàn)形式2：1多路選擇器在不考慮圖形的實際尺寸時，不同的版圖布局沒有差別CMOS可以用不同版圖布實現(xiàn)NAND2門的版圖實現(xiàn)Figure3.36NAND2gatedesignNOR2門的版圖實現(xiàn)Figure3.37NOR2gatedesignNOR2與NAND2的對稱性Figure3.38NAND2-NOR2layoutcomparisonNOR3與NAND3連接線的對稱性Figure3.39Layoutfor3-inputgates(a)NOR3(b)NAND3復(fù)合邏輯實現(xiàn)復(fù)雜邏輯的初步嘗試今天的話題集成電路里面的“材料層級”概念集成電路的物理結(jié)構(gòu)1.互連線與互連線延遲2.MOSFET的物理結(jié)構(gòu)CMOS電路的層級與物理結(jié)構(gòu)FET陣列設(shè)計CMOS集成電路的制造FabricationandLayoutSlide59CMOS集成電路的制造:FabricationCMOS器件由硅片制作而成光刻Lithography類似于打印過程每一步均通過沉積deposition或者

刻蝕etch在硅片表明進行操作通過頂視圖和側(cè)視圖“觀察”表面的變化FabricationandLayoutSlide60反相器的側(cè)視圖nMOS晶體管使用p-type襯底需要n阱實現(xiàn)pMOS有多種替代實現(xiàn)方式:SOI,twin-tub,etc.FabricationandLayoutSlide61反相器頂視圖數(shù)層結(jié)構(gòu)如何實現(xiàn)？多層Masks掩模！FabricationandLayoutSlide626個掩模層6層掩模N阱柵極材料Polysilicon摻雜n+diffusion摻雜p+diffusion連接點Contact連接線MetalFabricationandLayoutSlide63Fabrication的步驟研磨完美的硅片晶圓由下往上構(gòu)建整個反相器第一大步建立n阱FabricationandLayoutSlide64氧化在硅的表面生成一層二氧化硅絕緣層方法：在900–1200C的高溫氧化爐里將硅片與H2O或者O2

混合，視需求而定，持續(xù)高溫約30-60分鐘，待其表面氧化FabricationandLayoutSlide65光阻隔材料（光刻膠）Photoresist旋轉(zhuǎn)硅片法涂抹光刻膠photoresistPhotoresist是一種光敏有機聚合物遇到光會變軟FabricationandLayoutSlide66第一次光刻Lithographyn-阱掩模分正光刻膠與逆光刻膠（陽刻陰刻）FabricationandLayoutSlide67刻蝕EtchHF氫氟酸！又稱化骨水，卻化不了光刻膠！把SiO2氧化層洗掉FabricationandLayoutSlide68去除光刻膠去除剩余的光刻膠食人魚洗液（PiranhaSolution)一般是將濃硫酸（95%-98%）與濃過氧化氫溶液（~30%）按照體積比3:1（也有其他比例）混合的洗液FabricationandLayoutSlide69N阱N阱使用擴散法diffusion或離子注入ionimplantation擴散法Diffusion置于加熱爐中放入砷氣arsenicgas等待砷原子Asatoms擴散進入硅基離子注入IonImplantation用電離加速器將砷原子流打入硅基會被二氧化硅阻隔，卻可以進入純硅表面FabricationandLayoutSlide70去除氧化層用氫氟酸去除SiO2變?yōu)閹в衝阱的硅片，其余部分進行部分修復(fù)，使表面平滑F(xiàn)abrica