2023年實(shí)驗(yàn)報告的撰寫格式及樣本

lｉbraryieｅｅ；uｓeieeｅ.stｄ_ｌogic_１164.ａｌl；ｕseieee．ｓｔd_ｌogic＿unsｉgned．a(chǎn)ｌl;ｅｎtityCNT1６isｐorｔ(CLK,RSＴ，EN:instd_lｏｇic;ＣQ：ＯUTstd_lｏgｉｃ＿vector(3downto０);COUＴ:ＯＵTｓtd_lｏgｉc）;ｅｎdCNT16；arcｈiｔｅcturebehavｏfCNT１6isbeｇinｐroｃｅss(ＣLK,RＳT，EN)VAＲIABLEＣQI:std＿ｌoｇic_vecｔor（３downｔｏ0)；begｉnifRＳT＝'1'tｈenCＱＩ：=（otheｒs=>'0'）;elsifCLK＇eventａndＣLＫ＝'１'thenｉfEＮ='1'ｔhｅｎiｆCQＩ＜１5ＴHENCQI:=CQI＋1;elseCQI：＝(oｔheｒs=>'0')；endｉf;endｉf；endif;ｉｆCQI=１5THENCOUT<＝'1';ｅlseＣOUT<＝'0'；endｉf;CQ＜=CQＩ;ｅndproｃess；ｅndarchitecｔuｒｅbehａv;實(shí)驗(yàn)報告的格式：實(shí)驗(yàn)名稱實(shí)驗(yàn)?zāi)康?實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)條件?(1）、開發(fā)軟件Max+PlｕsII或者QuａｒtusII（２）、實(shí)驗(yàn)設(shè)備GＷ－４８系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（３）、所用芯片Altｅｒa公司ACEX１K系列的ＥＰ1K３０TC14４－3芯片實(shí)驗(yàn)設(shè)計

（1)、系統(tǒng)的原理框圖?(２)、原理圖／VHDL源程序

（3)、波形及仿真文獻(xiàn)

（4）、管腳鎖定文獻(xiàn)(管腳鎖定情況,在rpt文獻(xiàn)里可以看到）實(shí)驗(yàn)結(jié)果及總結(jié)

(１)、系統(tǒng)仿真情況

(2)、硬件驗(yàn)證情況?(3)、實(shí)驗(yàn)過程中出現(xiàn)的問題及解決的辦法注意:統(tǒng)一用五號宋體,行間距為1.５倍。實(shí)驗(yàn)報告樣本：姓名：李某某學(xué)號:0６0０5數(shù)字頻率計設(shè)計實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康氖煜ax＋PlusⅡ和GW-48型EDＡ開發(fā)系統(tǒng)的使用掌握具有一定復(fù)雜限度的綜合電路設(shè)計實(shí)驗(yàn)內(nèi)容設(shè)計并調(diào)試好4位十進(jìn)制數(shù)字頻率計,并用ＥDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件驗(yàn)證。實(shí)驗(yàn)條件(1)、開發(fā)軟件Mａx+Ｐl(wèi)usIＩ或者ＱuaｒtusII（2)、實(shí)驗(yàn)設(shè)備GW-４8系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（３）、所用芯片Ａltｅra公司ACEＸ1Ｋ系列的EP１Ｋ30TＣ１４4-３芯片實(shí)驗(yàn)設(shè)計?（1）、系統(tǒng)的原理框圖圖1系統(tǒng)的總原理框圖(2)、VHDL源程序及時序仿真文獻(xiàn)一：ＴＥST_ＣTL.VHＤ測頻控制信號發(fā)生器：產(chǎn)生1Ｓ脈寬的周期信號和鎖存、清零信號－－----－----－-----－-------－－---－----------－－-－--－--－-－------－---－-----－-----LＩＢRＡRＹIＥEＥ;USＥIＥEＥ．SＴD_LＯGIC_1164.AＬＬ;ＵSEIEＥE.ＳTＤ_LＯGＩC_UＮＳＩGNED.ALＬ;ENTIＴYＴEＳT_CTLIS ＰOＲT(??CＬK ??:IN ＳTD_LOＧIC; -－1hZ的輸入時鐘 ＴESＴ_EN ：OUT ＳTD_LOＧＩC;?－－計數(shù)時鐘使能，脈寬為1S??LＯAD :OUＴ STD_LOGＩC; －-鎖存信號? CLＲ_CＮT??:OUＴ?SＴD_LＯGIC）； -－清零信號ENDTESＴ_CTＬ；………… ELSECLR_ＣNT＜＝＇0'; ＥNＤIＦ；?ＥNDPROCESＳ;? TEST＿EN<＝DＩV2_CLK; LOAD＜=ＮOTDIV2＿CLK;?ENDａ；--－---－---－－－--－--－---------－－---－-－－---------------－--－---－-－-－--－----－-圖２TESＴ＿CTL．VHD的時序仿真波形圖文獻(xiàn)二：ＣNT１0.VHD--帶有時鐘使能異步清零的十進(jìn)制計數(shù)器---－---－－-------－---－--------－-－－-－--－－－---------－－--－--－----－-－--－-－--－-ＬIＢＲARYＩEＥE;ＵSＥIＥEE．SＴD_LＯGIC＿１１64.ALＬ;ENTITYIS?PORT( ?ＣLK?? :IＮ ＳTD_LOGIC; ?-－計數(shù)時鐘信號 …………??EＮＤa;---－-----－-－-----－－-－－--－--－－----－----－---－---－－---------－-------－--圖3cｎt10.vhｄ的時序仿真波形圖文獻(xiàn)三:RＥＧ１6.ＶHD--16位鎖存器，好處：顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷的閃爍。--－－－-－－-－----－－-－------－-----－-----－------－-－-------－---－--------LIBＲARYIＥEE;ＵSEIＥEE.STD_LOGIC_116４.AＬL;ENTITＹREＧ1６IS?PORT(??LＯAD? :IN?ＳTD_LOGIＣ； ?? --鎖存允許信號? DIN?? :IN ＳTＤ_LOGIＣ_VECTOR(１5DOWNTＯ0)；??? ??DＯUT ?：OUＴ ＳTD_LOGIC＿VEＣTOＲ(１５DOWNTO0)）; ＥNＤRＥG1６;…… ??EＮDPROCＥSＳ;ＥNDa;―――――――――――――――――――――――――――圖4ＲEＧ16.VHD的時序仿真波形圖圖5頂層設(shè)計文獻(xiàn)的時序仿真波形圖(CLK＝1S,F＿IN=1７5ＵＳ，ＥＮD_TIME=5S）（3）、管腳鎖定情況選用模式模式5輸入／輸出端口結(jié)構(gòu)圖上的信號名鎖定的引腳號ＣLKCLOCK254FINＣLOCK01２6CARＲY_OＵTPIO820ＤOＵＴ0PＩO1630………………ＤＯUT15PIＯ3172五、實(shí)驗(yàn)結(jié)果及總結(jié)1．ＣLＫ接CＬOCK2中的1Hz。2.當(dāng)ＦIN接ＣLOCK5中的102４Hz-顯示1０24Hz；409６Ｈz－顯示419６Ｈz;?32７68Ｈz-顯示27７6Ｈz，并且指示燈Ｄ1周期性變化,每周期連續(xù)閃動三次。3．當(dāng)FIN接ＣＬOCK0中的16384Hz－顯示641０Hｚ,指示燈Ｄ１周期性閃動。4．當(dāng)測量四位或四位以下的頻率值,數(shù)碼顯示的準(zhǔn)確性較高。實(shí)實(shí)驗(yàn)一用原理圖輸入法設(shè)計一位全加器一實(shí)驗(yàn)?zāi)康氖煜み\(yùn)用QuartuｓＩI的原理圖輸入方法設(shè)計簡樸組合電路掌握層次化設(shè)計方法并通過一個一位全加器的設(shè)計把握運(yùn)用EDA軟件進(jìn)行電子線路設(shè)計的具體流程二實(shí)驗(yàn)內(nèi)容1、器材用品：計算機(jī)一臺２、環(huán)節(jié)建立工作庫文獻(xiàn)夾;編輯設(shè)計一位全加器的原理圖;半加器原理圖在QｕarｔusII軟件上進(jìn)行原理圖仿真；實(shí)驗(yàn)結(jié)果及總結(jié)。LIBＲARYIEEE;--半加器描述(2)：真值表描述方法ＵSEIEEＥ.ＳTＤ_LOGIＣ_１164.ALL;EＮＴIＴYh_aｄdｅrISPＯRＴ(a,b:ＩＮＳTD_LOＧIC;ｃo,ｓo:OUTSＴD_LOＧＩＣ);ENDＥNＴITYh＿adｄer;ＡRCHITECTUREfh1OFh_adderisＳIGNALabc:STD_LOＧIＣ_VＥCＴO(shè)R(1DOWＮTO0);-－定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型BEGIＮａｂc<=a&ｂ；--a相并ｂ,即a與b并置操作PROCESS(abｃ)BEGIＮCAＳEabcＩS-－類似于真值表的ＣASE語句ＷHEＮ"00"=＞so＜='0＇；co＜=＇0＇;WHEN"０1"＝>so<='1';co<=＇0'；WＨＥN"１0＂=>so<='1'；co<='０';WHEＮ"11＂=>ｓｏ<='０'；ｃｏ<＝'1';WＨENOTHERＳ＝>ＮUＬL；ENＤCASE;ＥＮDPＲOCESS;ENDARCHIＴECTUREfh1；LＩBRARYＩＥEE；－-半加器描述(１):布爾方程描述方法UＳEＩEEE.SＴＤ_LOGＩC＿1164.AＬL；ENTIＴYh_aｄｄeｒIＳ