流水線實驗報告1.理解計算機指令的協(xié)調(diào)工作原理,初步掌握設計

5段流水CPU實驗目理解計算機指令流水線的協(xié)調(diào)工作原理 初步掌握流水線的設計原理深刻理解流水線寄存器在流水線實現(xiàn)中所起的重要作理解和掌握流水段的劃分、設計原理及其實現(xiàn)方法原掌握運算器、寄存器堆、器、控制器在流水工作方式下 有別于實驗一的設計方法掌握流水方式下,通過I/O實驗內(nèi)容和任采用Verilog在QuartusII中實現(xiàn)基本的具有20條MIPS指令的5段流水CPU完成5段流水CPU采用I/O統(tǒng)一編址方式,即將輸入輸出的I/O地址空間，作為數(shù)據(jù)存取空間的一部分,實現(xiàn)與外部設備的輸入輸出端口設計。實驗中可采用高端利用設計的I/O端口，通過lw指令，輸入DE2實驗板上的按鍵等輸入設備信息。即將外部設備狀態(tài)，讀到CPU內(nèi)部寄存器。I/OswDE2LED燈等輸出設備的控制信號（或數(shù)據(jù)信息。即將對外部設備的控制數(shù)據(jù)，從CPU內(nèi)部的寄存器，寫入到外部設備的相應控制寄利用自己編寫的程序代碼CPU上，實現(xiàn)對板載輸入開關或按鍵的狀態(tài)輸入，并將判別或處理結果利用板載LED燈或7段LED數(shù)碼管顯示出來。例如，將一路4bit二進制輸入與另一路4bit二進制輸入相加，利用兩組分別2個LED10LED10（具體任務形式不做嚴格規(guī)定,同學可自由創(chuàng)意。在實現(xiàn)MIPS基本20在實驗報告中，匯報自己的設計思想和方法；并提 匯編程序設計代碼實驗過5CPUCPU十個模塊的設計實現(xiàn)。實驗二基本單周期CPU中的部分組件代碼可以在這次實驗中復用。頂層文首先我們需要實現(xiàn)流水線CPU的頂層文件 間的信號線。一共需要實現(xiàn)10個模塊，分別是PC寄存器，5個流水線級模塊以及4個流水線寄存器Figure1:流水線CPU的具體實現(xiàn)見附錄A.1PC寄存PC寄存器pipe_pc.v是要實現(xiàn)的第一個模塊。這個模塊接受復位reset、時鐘clock信號、32位pc值以及w_pc信號。當它接受到reset信號時，它將自身32位寄存器的值置為0。當它在時鐘沿上，并且w_pc有效時，它會將pc值寫入寄存器內(nèi)。@@=gg具體實現(xiàn)見附錄A.2IF第二個需要實現(xiàn)的模塊為流水線IF級模塊pipe_if.v。這個模塊主要復用了單周期的指令sc_instmempcsourcepcoo具體實現(xiàn)見附錄A.3IF/ID下一個需要實現(xiàn)的模塊是流水線IF/ID寄存器模塊pipe_if_id.v。這個模塊在w_pc有效時，保存了指令字inst以及自增后的pc值pc_plus4。gg具體實現(xiàn)見附錄A.4ID級模ID級模塊是本次實驗中最關鍵的內(nèi)容。IDpipe_id.v下，主要有控制單元、控制單元在文 下。包含三個部分：指令譯碼單元、直通單元與風險檢測單元指令譯碼單元指令譯碼單元在文件cu_decode.v下。其中大部分內(nèi)容復用了單周期cpusc_cu.valuc上做了一些修改。具體實現(xiàn)見附錄A.5.2直通單元直通單元在文件cu_fwu.v下，它接受EX/MEM流水線寄存器、MEM/WB流水線寄存器中保存的控制信號，產(chǎn)生選擇信號forward，在寄存器堆、EX級、MEM級和WB級的結果中進行選擇。由于ALU擁有兩個輸入，因此我們需要兩個直通單元對每個輸入做直通。@@x 具體實現(xiàn)見附錄A.5.3風險檢測單元由于直通不能解決所有的數(shù)據(jù)，所欲我們需要實現(xiàn)風險檢測單元，在發(fā)生無法解決的數(shù)據(jù)時停頓流水線，即使w_pc信號無效。@@g具體實現(xiàn)見附錄A.5.4g 將之前所述的指令譯碼單元、直通單元和風險檢測單元整合起來，形成完整的控制單元g__ wregwreg==w_pcwmem=====ueaa完整實現(xiàn)見附錄A.5.1rsrtequ將直通后的結果相減，如果為0，那么設置rsrtequ有效，并傳入控制單元@q2@q2具體實現(xiàn)見附錄A.5.5ID首先為了直通和風險檢測，ID級需要輸入EX/MEM流水線寄存器、MEM/WB流水線寄存器中保存的控制信號，以及流水線的EX級、MEM級和WB級的結果。隨后已經(jīng)實現(xiàn)好的單元連接起nn uu完整實現(xiàn)見附錄A.5xqID/EX流水線寄xq與IF/ID流水線寄存器類似，但是的是ID級產(chǎn)生的控制信號、寄存器輸出和立即數(shù)。EX級模復用單周期CPU中ALU模塊和jal模塊的代碼。完整實現(xiàn)見附錄A.7 與IF/ID流水線寄存器類似，但是的是從EX級流入的控制信號、寄存器輸出和ALU輸出。MEMCPUsc_datamemI/O實現(xiàn)。 與IF/ID流水線寄存器類似，但是的是從MEM級流入的控制信號、ALU輸出、器輸出。WB級模僅有一個mux選擇ALU輸出和器輸出，并將數(shù)據(jù)寫回寄存器堆。uu實驗總設計實現(xiàn)了基本的5段流水線CPU使用進行仿真并解決設計中出現(xiàn)的問題熟悉了QuartusII和的使用和Verilog硬件描述語言的編寫Veriloguuuuuuuud de;e[;eemee,;e[;eewreeewreeebaues,;e[;e,;e ;e[; ppe_csan(s,cc,next_pc, pip_ff_sage(e_c,pc,pc_1,a,pc_3, cps,next_pc, pie_if_idf_dpe(reset,c,pus,inst, id_c_ps4,t ed_(reset,cock, id_c_ps4,, ex_d,e2e,, e,e_,, au_es,emaus,, nw,fin_d, pcsource,pc, weg,me,we,jal,au,am,shift,id_exc_pls4,a,b,i,d,exdex_pe(reset,,weg,me,we,jal,au,am,id_exc_pls4,a,b,i, exshft,e_c_ps,ex_a,ex_b,em,ex_d exegeew,e_m2r,ewe,xja,exalu,eaumm,exshft,e_c_ps,ex_a,ex_b,em,ex_d, ex_em_weg,memm2,e_emwe,u_s,e_em_, eexmemxem(e,, ex_em_weg,memm2,e_emwe,u_s,e_em_,, ewe,m,,eal_es,e, ememes(emcc, ewe,m,,eal_es,e,, ewg,ewm2e,mmwa,mu,, i_0,i,i,t_,o_, ppe_mem_wbw(e,, ewg,ewm2e,mmwa,mu,, wbwr,w_m2reg,wb_l_es,w_emot, ewbw_sagew_wreg,w_2eg,w_au_es,memo,, n,fin_d,n 95e dueecse,clock,next_pc,, 4 ntreset,; nut[:] nut; outputreg[:]9 awas@(posedgeckornegedge n if(reset==0) pc= endelsen if(wc==1) pc= knnknnuug@g

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_ xq_ xqn 1oduecu(op,func,2ex_d,e2e,,3e,e_,,45we,2g,,6jal,aluc,m,,7regrt,8w,9,put:]op,input[4:0]rs,put[:]nutxm2rg,;nut[:]; u_ _wreg=w_pc =w_pc wmem=w_pc=== =nn1nn1d=r_type&&~func[4]~func[3]&~func[1];b=r_type&&~func[4]~func[3]&func[1];d=r_type&&~func[4]~func[3]&~func[1]&; wiexor=r_type func[5]&~func[4]&~func[3] func[2]&func[1]&; wiei_sll=r_type&~func[5]&~func[4]&~func[3] ~func[2]&~func[1]&; wiei_srl=r_type&~func[5]&~func[4]&~func[3] ~func[2]&func[1]&;i_sra=r_type&~func[5]&~func[4]&~func[3]~func[2]func[1]&; =r_type&~func[5]&~func[4]&func[3]~func[2]&&;i=&~op[4]&~op[2]&i=&~op[4]&op[2]&i=&~op[4]&op[2]&;i=&~op[4]&op[2]&w=&~op[4]&~op[2]&;=&~op[4]&~op[2]&;q=&~op[4]&op[2]&e=&~op[4]&op[2]&;=&~op[4]&op[2]&;=&~op[4]&~op[2]&=&~op[4]&~op[2]&; assignpcsource[1]=i_jr|i_j| sgnpcsource[0]=(eq&rsrtequ)|i_be&~rsrtequ)|i_j|i_jalassgnwreg=ad|b |d| |r i_sll| |i_sra|addi|i|_ori|_xoi|w |i |sgnc]=sgnuc]=sub||i_srl|i_sra| | |i_bnen]=||i_sra|i|;n]=d||i_slli_srl||_ai|;nt=||i_sranm=i|i|i|i|i_w|sw|;nt=i|w|||n=ng=;n=i|i|i|i|i_w|sw|;n=enn @g ==g= &&==&&g &&==&&

22@gg g@gq2dd 5 treset,; tweg,me,we,jal,aum,; t:] t[3:]dex_c_pls,q1,q2, t:]

,ex_alc,eaum,t,expcpus,ex_q1,ex_q2,,ex_d outputregexweg,_m2g,ex_we,eja,eauim,; outputreg[:]; ; outputreg[:] aas@(posedgeclckornegedge n if(reset==0)egn//needre ex_wreg<= g<= ex_wmem<= al<= exalumm<= st<= xac<=endlsenex_wreg<=e2g<=;ex_wmem<=;exjal<=eimm<=;ex_hft<=;xac<=s4<=;ex_q1<=ex_q2<=mm<=ex_d<=ngnguuuuxsx==1ex_mem_wmem1 asa xx outputreg[:]ea,; outputreg[:]; aas@(posedgeclckornegedge if(reset==0)n eweg<= e_2g<= m