互連與互連優(yōu)化

互連與互連優(yōu)化第1頁/共114頁本章參考書JanM.Rabaeyetal.，DigitalIntegratedCircuit：ADesignPerspective，2rdEdition，AnanthaChandrakasan，BorivojeNikolic，2003.Chapters3&9。 中譯本：周潤德等譯，數(shù)字集成電路-電路、系統(tǒng)與設(shè)計，電子工業(yè)出版社，2004.10。第3章和第9章。JohnP.Uyemura,IntroductiontoVLSICircuitsandSystems,JohnWiley&Sons,Inc.,2002.Chapters14.

中譯本：周潤德譯，超大規(guī)模集成電路與系統(tǒng)導(dǎo)論，電子工業(yè)出版社，2004.1。第14章。第2頁/共114頁14.1概述現(xiàn)代IC中的互連鋁互連（>0.25μm工藝,四層）銅互連（≤0.25μm工藝，七層）第3頁/共114頁14.1概述互連的發(fā)展趨勢第4頁/共114頁14.1概述互連線電路圖實(shí)際視圖第5頁/共114頁14.1概述互連的寄生參數(shù)串聯(lián)電阻自身電感對地電容線間電容寄生電阻寄生電容寄生電感第6頁/共114頁14.1概述分析簡化條件考慮了導(dǎo)線的大部分寄生參數(shù)只考慮電容的模型

若導(dǎo)線的電阻很大，可以不考慮電感若導(dǎo)線的電阻較小且較短，可以只考慮電容若導(dǎo)線的電阻很小且較長，則需考慮電感若導(dǎo)線的平均間距很大，可以不考慮線間電容第7頁/共114頁14.1概述互連尺寸變化的影響第8頁/共114頁14.1概述互連對延遲的貢獻(xiàn)第9頁/共114頁線長線厚電阻率(1/σ)線寬縱向參數(shù)由工藝決定：

t，ρ(σ)

橫向參數(shù)由版圖決定：l，wRline越小，允許通過互連線的電流越大，互連延遲越小14.2互連電阻如何計算互連電阻？第10頁/共114頁薄層電阻方塊數(shù)與版圖尺寸無關(guān)14.2互連電阻薄層電阻第11頁/共114頁14.2互連電阻常用導(dǎo)體的電阻率與薄層電阻←電阻率（可能用于互連的金屬材料）薄層電阻（傳統(tǒng)工藝中可用作互連的材料）第12頁/共114頁不同粗細(xì)帶拐角不同工藝層14.2互連電阻電阻計算實(shí)例第13頁/共114頁14.2互連電阻接觸電阻接觸電阻互連與硅及多晶之間的接觸（有源接觸孔）不同互連層之間的接觸（通孔）降低接觸電阻的途徑信號線盡量保持在同一層上增大接觸孔，但效果不明顯（因電流集聚效應(yīng)使電流集中在接觸孔的周邊）增多接觸孔0.25μmCMOS工藝接觸電阻典型值有源接觸孔5～20Ω通孔1～5Ω第14頁/共114頁14.2互連電阻實(shí)例:Intel0.25μm工藝5metallayersTi/Al-Cu/Ti/TiNPolysilicondielectric第15頁/共114頁14.2互連電阻趨膚效應(yīng)趨膚效應(yīng)：在非常高的頻率下，電流主要在導(dǎo)體的表面流動，其電流密度隨進(jìn)入導(dǎo)體的深度而呈指數(shù)下降趨膚深度：電流下降到其額定值的1/e時所處的深度臨界頻率：趨膚深度達(dá)到導(dǎo)體最大尺寸（W或H）的1/2時的頻率f>fs時導(dǎo)體單位長度電阻導(dǎo)體的電阻率周圍電介質(zhì)的介電常數(shù)信號的頻率鋁在1GHz下的δ=2.6μm第16頁/共114頁14.2互連電阻鋁導(dǎo)線的趨膚效應(yīng)襯底為SiO2第17頁/共114頁14.3互連電容互連系統(tǒng)中的電容導(dǎo)線對襯底的電容底面邊緣導(dǎo)線之間的電容同層異層第2層互連第1層互連第18頁/共114頁14.3互連電容互連電容的影響因素互連線的形狀與尺寸互連線與襯底的距離互連線周圍的介質(zhì)互連線與周圍導(dǎo)線的距離第19頁/共114頁14.3互連電容互連與襯底間的電容

互連與襯底間的電容成為電路負(fù)載電容的一部分第20頁/共114頁絕緣介質(zhì)的介電常數(shù)14.3互連電容不考慮邊緣效應(yīng)的電容計算電介質(zhì)襯底LWHTox電場線電流氧化層厚度第21頁/共114頁14.3互連電容考慮邊緣效應(yīng)的電容計算:模型1第22頁/共114頁實(shí)例

邊緣效應(yīng)影響項

側(cè)面效應(yīng)影響項14.3互連電容考慮邊緣效應(yīng)的電容計算:模型2第23頁/共114頁14.3互連電容電容隨線寬/介質(zhì)厚度比的變化介質(zhì)為SiO2tdi為介質(zhì)厚度平板電容總電容導(dǎo)線厚度/介質(zhì)厚度比導(dǎo)線寬度/介質(zhì)厚度比第24頁/共114頁14.3互連電容電容與尺寸的關(guān)系第25頁/共114頁第1層鋁第2層鋁第3層鋁第4層鋁第5層鋁14.3互連電容實(shí)例:0.25μmCMOS工藝(1)邊緣電容平面電容下極板→上極板電容平均值（平面電容aF/μm2，邊緣電容aF/μm)第26頁/共114頁14.3互連電容實(shí)例:0.25μmCMOS工藝(2)最小間距下單位長度線間電容的平均值（aF/μm)位于第1層鋁上的10cm長、1μm寬的導(dǎo)線：平面電容3pF邊緣電容8pF總的對地電容11pF最小間距下的線間電容9.5pF第27頁/共114頁14.4互連電感電感的來源第28頁/共114頁14.4互連電感電感的估算與作用電感的估算當(dāng)周邊電介質(zhì)的介電常數(shù)為ε、導(dǎo)磁率為μ時，一條導(dǎo)線單位長度的電容c和電感l(wèi)滿足以下關(guān)系電感對電路性能的影響振蕩與過沖效應(yīng)阻抗失配引起的信號反射導(dǎo)線間的電感耦合Ldi/dt引起的開關(guān)噪聲何時需考慮電感很長的互連線極高的頻率：～1GHz低電阻率的互連材料；如Cu第29頁/共114頁互連線的信號會被延遲τ的時間。對于高速電路，有可能f>1/τ（即T<τ），這個延遲需要考慮，即要求盡量縮短τ，亦即減少Rline和Cline。14.5互連延時模型互連產(chǎn)生延時第30頁/共114頁14.5互連延時模型集總模型分布模型電阻與電容沿線長連續(xù)分布實(shí)際情形必須解偏微分方程集總模型令導(dǎo)線總電阻為Rline，導(dǎo)線對地電容等效為Cline導(dǎo)線較短且頻率不十分高時是較好的近似只需解常微分方程VinClineRlineVout第31頁/共114頁14.5互連延時模型

Elmore延時公式RC樹只有1個輸入節(jié)點(diǎn)s所有節(jié)點(diǎn)的電容都是對地的電容無閉合的電阻回路

s

根節(jié)點(diǎn)s與節(jié)點(diǎn)i之間的延時估算第32頁/共114頁14.5互連延時模型N級RC鏈的Elmore延遲計算N級RC鏈節(jié)點(diǎn)N的Elmore延時節(jié)點(diǎn)i的Elmore延時第33頁/共114頁14.5互連延時模型N級等分RC鏈的Elmore延遲計算當(dāng)N值充分大時，RC鏈→分布rc線，且有

總長為L、單位長度電阻為r、單位長度電容為c的導(dǎo)線被等分成N段，每段長度L/N，每段電阻rL/N，每段電容cL/N，則其Elmore延遲為一條導(dǎo)線的延遲與其長度的平方成正比分布rc線的延遲是集總RC模型預(yù)測的延時的一半第34頁/共114頁14.5互連延時模型

T形等效電路第35頁/共114頁m級T形等效電路m→∞級T形等效電路π形等效電路14.5互連延時模型

π形等效電路第36頁/共114頁14.5互連延時模型梯形與π形等效電路的比較導(dǎo)線分段數(shù)越多，模擬精度越高，但模型越復(fù)雜，模擬所需時間越長第37頁/共114頁14.5互連延時模型導(dǎo)線的SPICE模型BSIM3支持均勻分布的π型或梯形等效電路的rc模型(URC)導(dǎo)線名導(dǎo)線二端節(jié)點(diǎn)導(dǎo)線長度導(dǎo)線分段數(shù)目電容節(jié)點(diǎn)模型名每米導(dǎo)線電阻每米導(dǎo)線電容模型說明第38頁/共114頁z14.5互連延時模型分布rc線的精確延遲分析第39頁/共114頁14.5互連延時模型連線電位隨時間和空間的變化導(dǎo)線終端接近導(dǎo)線始端連線電壓v既是時間t的函數(shù)，也是空間z的函數(shù)第40頁/共114頁驅(qū)動門負(fù)載門14.5互連延時模型基于π等效電路的互連延遲估計(1)第41頁/共114頁14.5互連延時模型基于π等效電路的互連延遲估計(2)導(dǎo)線始端電壓導(dǎo)線終端電壓第42頁/共114頁線長l50μm100μm200μm延時τ0.13ps0.52ps2.08ps14.5互連延時模型延時與連線長度的關(guān)系第43頁/共114頁14.5互連延時模型集總模型與分布模型的比較實(shí)例：10cm長、1μm寬的導(dǎo)線導(dǎo)線材料單位長度電容c單位長度電阻r傳播延遲tp=0.38RC第1層鋁110aF/μm0.075Ω/μm31.4ns多晶54aF/μm150Ω/μm112μs第5層鋁12aF/μm0.0375Ω/μm4.2ns第44頁/共114頁14.5互連延時模型何時需考慮導(dǎo)線的rc延時？導(dǎo)線的傳播延時tpRC≥驅(qū)動門的傳播延時tpgate互連線的長度>臨界長度導(dǎo)線輸入信號的上升（下降）時間<導(dǎo)線的上升（下降）時間RC第45頁/共114頁

漏寄生電容源寄生電容14.5互連延時模型帶傳輸門的延時估計第46頁/共114頁14.6互連延時優(yōu)化芯片上導(dǎo)線長度的分布某先進(jìn)微處理器芯片中導(dǎo)線長度的分布規(guī)律隨著IC的發(fā)展，晶體管尺寸↓→芯片總面積↑→芯片上導(dǎo)線的平均長度↑工藝尺寸↓→門延時↓,互連延遲↑→總延時～互連延遲第47頁/共114頁14.6互連延時優(yōu)化一般化按比例縮小局部導(dǎo)線：長度按與其它尺寸同樣的比例（S>1）縮小→延時不變長度不變：長度不縮小，其它尺寸按同樣比例（S>1）縮小→延時加長全局導(dǎo)線：長度按比例（Sc<1）增大，其它尺寸按同樣比例（S>1）縮小→延時大大加長，如時鐘信號及數(shù)據(jù)與指令總線全局導(dǎo)線的延時實(shí)際上按每年約50％的速率增加（S=1.15，Sc=0.94）第48頁/共114頁14.6互連延時優(yōu)化恒電阻按比例縮小

導(dǎo)線厚度H不變，導(dǎo)線寬度及節(jié)距↓→導(dǎo)線電阻不變，但水平方向的電容（邊緣及線間）↑。為抑制此效應(yīng)，引入電容縮小因子εc(>1,但<S），適當(dāng)減少因尺寸縮小導(dǎo)致的C的增加，但對長線效果不顯著第49頁/共114頁14.7互連延時優(yōu)化采用低電阻率的互連導(dǎo)體采用Cu導(dǎo)體取代Al導(dǎo)體→電阻率下降1.6倍→降低R常見導(dǎo)體的電阻率第50頁/共114頁14.7互連延時優(yōu)化采用低介電常數(shù)的互連介質(zhì)采用低介電常數(shù)介質(zhì)取代SiO2→降低C常見介質(zhì)的介電常數(shù)材料εr真空（Freespace)1氣凝膠（Aerogels）~1.4聚酰亞胺（Polyimides）3-4二氧化硅（SiO2）3.9玻璃環(huán)氧樹脂（Glass–epoxy,印制板）5氮化硅（Si3N4）7.5氧化鋁（Alumina，封裝）9.5硅（Silicon）11.7第51頁/共114頁降低互連介質(zhì)介電常數(shù)的好處延遲↓串?dāng)_↓功耗↓低介電常數(shù)介質(zhì)材料的類型inorganic(SiO2)organic(Polyimides)aerogels(ultralow-k)工藝尺寸0.25mm0.18mm0.13mm0.1mm0.07mm0.05mm介電常數(shù)3.32.72.32.01.81.5e14.7互連延時優(yōu)化采用低介電常數(shù)的互連介質(zhì)(續(xù))第52頁/共114頁14.7互連延時優(yōu)化采用過渡金屬硅化物n+n+SiO2Poly(良好的附著力與覆蓋性）Silicide（高導(dǎo)電性）p硅化物（Silicide）硅與一種難熔金屬形成的合成多晶材料導(dǎo)電性好（電導(dǎo)率比多晶大8～10倍），在高溫工藝中不會熔化常用的有WSi2、TiSi2、PtSi2和TaSi用于降低多晶接觸電阻第53頁/共114頁14.7互連延時優(yōu)化增加互連層的數(shù)量MinimumSpacing(Relative)0.00.51.01.52.02.53.03.54.01.0m0.8m0.6m0.35m0.25mM5M4M3M2M1PolyMinimumWidths(Relative)0.00.51.01.52.02.53.03.51.0m0.8m0.6m0.35m0.25mM5M4M3M2M1Poly必要性芯片尺寸的減少及晶體管數(shù)的增加需要更多、更長的導(dǎo)線更多的互連層有助于減少導(dǎo)線的長度第54頁/共114頁局部導(dǎo)線置于較低的互連層密集，較薄重在提高集成密度和降低電容全局導(dǎo)線置于較高的互連層寬厚，間距較大重在降低導(dǎo)線電阻14.7互連延時優(yōu)化分層優(yōu)化第55頁/共114頁14.7互連延時優(yōu)化地址線對策(1)存儲陣列的地址線接有大量晶體管的多晶柵線長（電阻大），負(fù)載重（電容大）降低地址線延時的方法方案1：全部采用多晶線，無多晶與金屬接觸占用的面積→存儲密度大，但多晶電阻較大→傳播延時長方案2：同時從線的兩端驅(qū)動地址線，可使最壞情形的延時減少到原來的1/4DriverPolysiliconwordlineMetalwordlineWLDriver第56頁/共114頁降低地址線延時的方法（續(xù)）方案3：采用旁路金屬線，每隔k個存儲單元與多晶連接1次延時∝（k/2)2，主要取決于每個單元的多晶長度k越小，降低延時的效果越好，但集成密度越低若在1024個單元地址線中，每隔16個單元與旁路線連接1次，可使延時減少約4000倍PolysiliconwordlineMetalbypassWordLineKcells14.7互連延時優(yōu)化地址線對策(2)第57頁/共114頁yxdestinationManhattan方式source對角線方式

容易實(shí)現(xiàn)自動布線及掩膜制造節(jié)省線長20％，面積15％，通孔30％→延遲，功耗，集成密度部分采用45°布線的版圖實(shí)例14.7互連延時優(yōu)化走線方式第58頁/共114頁14.7互連延時優(yōu)化插入中繼器:作用多級門鏈：插入中間緩沖器可使總的傳播延時長互連線：插入中間緩沖器可使總的互連延時

中繼器將總電阻為R、總電容為C的導(dǎo)線分為m段，每段之間插入1個中繼器第59頁/共114頁

假定中繼器的延時與連線電容無關(guān)，則各個中繼器可采用同樣尺寸，有同樣大的延遲。插入中繼器的最優(yōu)數(shù)目使各導(dǎo)線段的延時=中繼器延時，可得到導(dǎo)線的最小延時14.7互連延時優(yōu)化插入中繼器:簡單設(shè)計

單位長度導(dǎo)線的電阻、電容

每個中繼器的延時

未接中繼器時的導(dǎo)線延時

導(dǎo)線總長度第60頁/共114頁

實(shí)際上中繼器的延時與連線電容有關(guān)，最優(yōu)延時下各個中繼器的尺寸不同14.7互連延時優(yōu)化插入中繼器:精確設(shè)計(1)

最小尺寸中繼器的電阻

最小尺寸中繼器的電容

中繼器的尺寸系數(shù)

中繼器的本征輸出電容/輸入電容

導(dǎo)線的單位長度電阻、電容

導(dǎo)線的總延時

最優(yōu)中繼器數(shù)目

最優(yōu)中繼器尺寸系數(shù)

導(dǎo)線的總長度

中繼器的數(shù)目

未接中繼器時的導(dǎo)線延時第61頁/共114頁

最短導(dǎo)線總延時

導(dǎo)線段的最優(yōu)長度

導(dǎo)線段的最短延時14.7互連延時優(yōu)化插入中繼器:精確設(shè)計(2)

當(dāng)導(dǎo)線長度至少為2Lcrit時，插入中繼器才有意義

與布線層無關(guān)第62頁/共114頁14.7互連延時優(yōu)化插入中繼器:實(shí)例導(dǎo)線類型導(dǎo)線長度導(dǎo)線寬度中繼器數(shù)目中繼器延時tp(未加中繼器)tp(加中繼器并優(yōu)化)AI110cm1μm180.1ns31.4ns3.5nsPoly10cm1μm10580.1ns112us212nsAI510cm1μm60.1ns4.2us1.3ns簡單設(shè)計：導(dǎo)線類型導(dǎo)線長度導(dǎo)線寬度中繼器數(shù)目中繼器尺寸系數(shù)臨界長度tp(未加中繼器)tp(加中繼器并優(yōu)化)AI110cm1μm31623.2mm31.4ns3.9ns精確設(shè)計：0.25μmCMOS工藝，tp1=32.5ps，Rd=7.8kΩ，Cd=3fF，c=110aF/μm，r=0.075/μm第63頁/共114頁14.7互連延時優(yōu)化導(dǎo)線流水線任意時刻導(dǎo)線可同時處理k個信號→提高導(dǎo)線數(shù)據(jù)處理能力一個信號通過整條導(dǎo)線需k個時鐘周期→通過各導(dǎo)線段的延時并未縮短

寄存器將總電阻為R、總電容為C的導(dǎo)線分為k段，每段之間插入1個時鐘控制寄存器

時鐘信號

導(dǎo)線段第64頁/共114頁縮短延時的途徑降低負(fù)載電容CL提高驅(qū)動電流Iav降低電壓擺幅Vswing

降低電壓擺幅的作用縮短了延時√減少了動態(tài)功耗√降低了噪聲容限ⅹ降低電源電壓的作用電壓擺幅，驅(qū)動電流，二者變化比例相當(dāng)對延時幾乎無作用14.7互連延時優(yōu)化電壓擺幅對延時的影響第65頁/共114頁14.7互連延時優(yōu)化降擺幅電路降低擺幅長互連線恢復(fù)擺幅第66頁/共114頁14.7互連延時優(yōu)化單端靜態(tài)降擺幅電路:雙電源CLVDDLVDDVDDdriverreceiverVDDLVDDLInOutOut

電壓擺幅VDDL<VDD

電壓擺幅VDD缺點(diǎn)：需要兩個電源電壓VDD和VDDL，擺幅低時速度太慢第67頁/共114頁14.7互連延時優(yōu)化單端靜態(tài)降擺幅電路:單電源

電壓擺幅|VTp|→VDD-VTn

電壓擺幅0→VDD電平轉(zhuǎn)換器隔離器電平恢復(fù)器優(yōu)點(diǎn)：只需要1個電源電壓；抗干擾能力強(qiáng)缺點(diǎn)：電壓擺幅降低值取決于閾值電壓，受工藝、體效應(yīng)等影響波動大；面積大第68頁/共114頁14.7互連延時優(yōu)化差分靜態(tài)降擺幅電路驅(qū)動器接收器(鐘控差分觸發(fā)器)互補(bǔ)低擺幅信號優(yōu)點(diǎn)對共模噪聲信號（如電源線噪聲、串?dāng)_）有很高的抑制能力擺幅可以降得很低（如200mV)缺點(diǎn)導(dǎo)線及控制門數(shù)量加倍需增加額外的時鐘控制信號第69頁/共114頁φVbusVasymVsym246time(ns)8101200.511.522.5014.7互連延時優(yōu)化動態(tài)降擺幅電路:實(shí)例1φIn2.φIn1.φM2M1M3M4CbusCoutBusOutVDDVDDΦ=0時，總線通過足夠大的上拉管M2預(yù)充電→Vbus迅速上升至VDDΦ=1時，總線通過非常小的下拉管如M1放電→Vbus緩慢下降M4與M3對稱（M3尺寸約為M4的1/2，tpHL=tpLH)→反相器開關(guān)閾值VM=總線最小擺幅=0.5VDD→擺幅低，但延時長(7.2ns)M4與M3非對稱（M3尺寸約為M4的7.5倍，tpHL<<tpLH)→反相器開關(guān)閾值VM=總線最小擺幅>0.5VDD→擺幅高，但延時短(4.7ns)第70頁/共114頁14.7互連延時優(yōu)化動態(tài)降擺幅電路:實(shí)例2控制預(yù)充電時間→控制互連線上的電壓檢測互連線上的電壓→與參考端REF電壓（一般為VDD/2）進(jìn)行比較優(yōu)點(diǎn)：互連線的電壓擺幅可以通過調(diào)整脈沖EN寬度進(jìn)行精確控制缺點(diǎn)：EN寬度與互連線擺幅的關(guān)系與負(fù)載電容CL有關(guān)，驅(qū)動器不工作時互連線浮空差分放大器第71頁/共114頁14.7互連延時優(yōu)化電流模式傳輸電壓模式傳輸系統(tǒng)輸入：電壓VDD代表邏輯1，電壓0代表邏輯0，傳輸信號擺幅VDD輸出：將互連線電壓與開關(guān)閾值（～VDD/2）進(jìn)行比較缺點(diǎn)：電源噪聲對輸入信號和開關(guān)閾值均有影響，電壓擺幅不能過低優(yōu)點(diǎn)：電源噪聲作為共模干擾對信號路徑無影響，可在很低的噪聲容限下工作，電壓擺幅可以很低（如100mV）缺點(diǎn)：靜態(tài)功耗較大電流模式傳輸系統(tǒng)輸入：注入電流Iin代表邏輯1，注入電流-Iin代表邏輯0，傳輸電壓波2IinZ0輸出：用差分放大器檢測在終端電阻RT上的電壓第72頁/共114頁14.8傳輸線效應(yīng)什么是傳輸線效應(yīng)？深亞微米工藝縮短門延時，銅互連降低導(dǎo)線電阻電路開關(guān)速度足夠快，互連電阻比較低導(dǎo)線電感支配互連延遲特性信號的上升/下降時間～信號波形傳播過導(dǎo)線的時間分布rc線→分布lc線傳輸線效應(yīng)第73頁/共114頁14.8傳輸線效應(yīng)傳輸線模型g≈0i≈0r≈0完整傳輸線考慮r、c、l、g適用于各種情形有損傳輸線考慮r、c、l適用于Al基芯片上導(dǎo)線無損傳輸線考慮c、l適用于Cu基芯片上導(dǎo)線及PCB導(dǎo)線導(dǎo)線單位長度的電阻r、電容c、電感l(wèi)導(dǎo)線周邊介質(zhì)的漏導(dǎo)g（對大多數(shù)絕緣材料g≈0)電壓v、電流i，時間t、空間坐標(biāo)x電磁波通過介質(zhì)的傳播速度符號定義第74頁/共114頁14.8傳輸線效應(yīng)無損傳輸線階躍輸入信號沿線的傳播速度傳輸線單位長度的傳播延時波傳播dx距離需對電容cdx充電的電流傳輸線的特征阻抗

夾在兩個接地平面之間的導(dǎo)線半導(dǎo)體襯底上的導(dǎo)線經(jīng)驗公式(與導(dǎo)線的長度及頻率無關(guān)，對芯片上的導(dǎo)線，Z0=10~200Ω)第75頁/共114頁14.8傳輸線效應(yīng)信號波形的傳輸速度注：大多數(shù)介質(zhì)材料的相對導(dǎo)磁率μr≈1實(shí)例:

信號傳播過印制板上的20cm長導(dǎo)線，所需時間1.5ns

信號傳播過芯片上的10cm長導(dǎo)線，所需時間0.65ns第76頁/共114頁14.8傳輸線效應(yīng)信號反射與終端阻抗終端阻抗決定了當(dāng)波到達(dá)導(dǎo)線末端時有多少比例被反射反射系數(shù)終端信號幅度反射電壓、電流入射電壓、電流終端電阻線的特征阻抗傳輸線終端阻抗信號源阻抗線特征阻抗輸入信號第77頁/共114頁14.8傳輸線效應(yīng)不同終端時傳輸線的特性第78頁/共114頁信號源內(nèi)阻的影響第79頁/共114頁3.經(jīng)tflight返回源端，亦發(fā)生近全反射（ρ=2/3），使波幅增加2/3倍4.依次類推，直至波幅達(dá)到5V14.8傳輸線效應(yīng)傳輸線瞬態(tài)響應(yīng):斜格圖1.5V輸入信號中只有一部分注入到傳輸線中2.經(jīng)tfight到達(dá)末端，然后發(fā)生全反射（ρ=1)，使波幅加倍第80頁/共114頁14.8傳輸線效應(yīng)輸入信號上升時間的影響第81頁/共114頁14.8傳輸線效應(yīng)電容終端情形第82頁/共114頁14.8傳輸線效應(yīng)有損傳輸線傳輸方式與無損傳輸線相似，但幅值沿傳輸線不斷衰減第83頁/共114頁輸入信號的上升或下降時間<傳輸線的飛行時間：對1cm的芯片上導(dǎo)線，tr<150ns對50cm的PCB導(dǎo)線，tr<8ns導(dǎo)線的總電阻<<傳輸線的特征阻抗：導(dǎo)線長度滿足條件（由上面兩個限制決定）：傳輸線無損條件：14.8傳輸線效應(yīng)何時需考慮傳輸線效應(yīng)？實(shí)例：AI1層導(dǎo)線WcZ0Lmaxtrmax1.0μm110aF/μm60Ω4000μm67ps10μm380aF/μm17Ω11.3mm188ps第84頁/共114頁14.8傳輸線效應(yīng)抑制傳輸線效應(yīng):阻抗匹配Z0ZLZ0Z0Z0ZS在導(dǎo)線源端串聯(lián)匹配阻抗在導(dǎo)線末端并聯(lián)匹配阻抗第85頁/共114頁14.8傳輸線效應(yīng)匹配阻抗的獲得:方式利用MOSFET實(shí)現(xiàn)阻抗，通過調(diào)整FET尺寸實(shí)現(xiàn)阻抗的匹配0.25μmCMOS工藝，W=53μm的nFET與W=135μm的pFET組合可實(shí)現(xiàn)50Ω的阻抗 OutMrVDD第86頁/共114頁14.8傳輸線效應(yīng)匹配阻抗的獲得:問題1問題：FET阻抗隨工藝、電壓、溫度的變化高達(dá)100％，而匹配阻抗的精度要求為<10％對策：分段線匹配驅(qū)動器。改變尺寸系數(shù)si來調(diào)整每一分段電阻的大小，控制ci電平來決定每一分段是否接入（i=1，2，……，n） Z0c1c2s0s1s2sncnZLGNDVDDIn第87頁/共114頁14.8傳輸線效應(yīng)匹配阻抗的獲得:問題2問題：FET阻抗并非線性，電阻隨電壓的變化而變化對策：采用nFET-pFET對來代替單管0.51PMOSwith-1VbiasNMOS-PMOSPMOSonlyNMOSonly1.5VR(Volt)22.501.111.21.31.41.51.61.71.81.92OutMrVDDOutMrVDDVbbOutMrpMrnVDD線性阻抗區(qū)歸一化的電阻第88頁/共114頁14.9串?dāng)_

基本概念串?dāng)_Crosstalk：兩條互連線間距很近時，一條線上的脈沖電壓通過寄生電容耦合(或電感耦合,但在目前的工藝中不重要）在另一條線上引起寄生信號。串?dāng)_的大小取決于線間耦合電容的大小(Cc)以及線間電壓差隨時間的變化速率(dV12/dt)。第89頁/共114頁14.9串?dāng)_

線間耦合電容

線間距S越小→耦合電容越大→串?dāng)_越嚴(yán)重單位長度耦合電容總耦合電容第90頁/共114頁14.9串?dāng)_

2線間耦合等效電路梯形等效電路π形等效電路2條平行互連線第91頁/共114頁π形等效電路3條平行互連線14.9串?dāng)_

3線間耦合等效電路第92頁/共114頁

線上電荷解析表示矩陣表示

電流方程14.9串?dāng)_

3線間耦合模型第93頁/共114頁總的平板電容底部及邊緣的影響側(cè)面的影響四角的影響14.9串?dāng)_

層間串?dāng)_:平板電容第94頁/共114頁總的重疊電容Metal2Metal1為了使重疊面積盡量小，版圖設(shè)計時應(yīng)使相鄰兩層連線交叉時相互垂直14.9串?dāng)_

層間串?dāng)_:重疊電容第95頁/共114頁14.9串?dāng)_

對浮空線的串?dāng)_擾動線（高擺幅時產(chǎn)生的擾動大）浮空線（低擺幅時對擾動敏感）實(shí)例動態(tài)電路中的預(yù)充電節(jié)點(diǎn)線間耦合電容浮空線串?dāng)_特點(diǎn)：干擾電壓留存，并可能與后續(xù)干擾疊加而產(chǎn)生更糟的影響！常見浮空線：動態(tài)存儲器、片上總線、動態(tài)邏輯電路中的預(yù)充電節(jié)點(diǎn)等0.5fF6fFCYCXYVDDPDNCLKCLKIn1In2In3YX2.5V0V3x1mm覆蓋第96頁/共114頁14.9串?dāng)_

對被驅(qū)動線的串?dāng)_被驅(qū)動線串?dāng)_特點(diǎn)：干擾電壓隨時間變化，最終會趨于0當(dāng)tr<<τxy時，ΔVy隨時間的變化按時間常數(shù)τxy而指數(shù)衰減；當(dāng)tr≥τxy時，ΔVy隨時間的變化有一峰值，峰值高度隨tr而驅(qū)動源阻抗Ry→τxy→串?dāng)_擾動線（高擺幅時產(chǎn)生的擾動大）被擾動線（低擺幅時對擾動敏感）第97頁/共114頁14.9串?dāng)_

抑制串?dāng)_的途徑盡量避免節(jié)點(diǎn)浮空對串?dāng)_敏感的節(jié)點(diǎn)（低擺幅、浮空）應(yīng)盡量遠(yuǎn)離全擺幅信號線在時序允許的前提下，盡量加大信號的上升（下降）時間，但會使開關(guān)功耗加大在敏感的布線網(wǎng)絡(luò)中采用差分信號傳輸方法，使串?dāng)_信號成為不影響電路工作的共模信號源相鄰（同層，異層）導(dǎo)線盡量不要平行，相鄰層盡量垂直走線，平行走線盡量遠(yuǎn)離在兩個信號線之間加一條屏蔽線，或者在兩個信號層之間加一個屏蔽層，屏蔽線或屏蔽層接GND或VDD，使線間電容成為接地電容，但會增加電容負(fù)載第98頁/共114頁14.9串?dāng)_

抑制串?dāng)_的布線方式←線間、層間加屏蔽密集型布線結(jié)構(gòu)（DWF）→VDDSignalGNDGNDGNDShieldingwireSubstrate(GND)ShieldinglayerVDD第99頁/共114頁14.9串?dāng)_