fpga設(shè)計(jì)參考書高級(jí)quartus集cpld的開(kāi)發(fā)與應(yīng)用

第PAGE2第PAGE2CPLD/FPGACPLD原理圖。在此我們準(zhǔn)備了如下所示的簡(jiǎn)單一個(gè)系統(tǒng)圖。晶體用10M的有源晶體，可以的JTAG接口。電源用5轉(zhuǎn)3.3V的電源模塊AS1117。1個(gè)1K的排阻。8個(gè)發(fā)光管在程序運(yùn)行時(shí)輪流點(diǎn)亮。所花時(shí)間較短，上手較快。在此我推薦學(xué)veriloghdl。具體的參考書可以看下面的提示：10M頻率晶體的邊沿觸發(fā)，所以速度很快，為了使我們?nèi)庋勰軌蚩吹那宄涔ぷ鞯?*流水燈的Verilog-HDL描述*/inputreset,CLK;output[7:0] reg[7:0]LED;//=8'b reg[17:0]buffer;//=0;regexchange; if(buffer==17'b

if(buffer==17'b 第3第3

注意：VERILOGHDL的代碼編寫風(fēng)格，beginendC語(yǔ)言中的大括號(hào){}新建立一個(gè)文件，將上面的代碼粘貼上面，保存為liushui.v。注意其后綴名為*.V。6．建立工程項(xiàng)目文件。最好將veriloghdl源文件和工程項(xiàng)目文件放在一個(gè)文件包里。便于管理和查找。這里我們放在D:\cpld\liushui下面（注意在文件 免后面編譯出錯(cuò)。其中綜合工具用ISE自帶的XSTverilog工具。如下圖所示：第PAGE4第PAGE4項(xiàng)目文件中加入HDL的源文件。liushuiliushui.vHDL格式的源文件加veriloghdlveriloghdlbeginend來(lái)代替C語(yǔ)言標(biāo)文件*.JED文件到到XC9572XLCPLD中去。點(diǎn)擊generateprogrammingfile選擇returnall,讓ISE直接產(chǎn)生一個(gè)可以的配置文Completedprocess"GenerateProgrammingFile".字樣，如果有錯(cuò)誤或是警告，則需要根據(jù)相以上的步驟僅僅代表完成了硬件描述語(yǔ)言的綜合成功功能，但并不表示能立刻到 13．給管腳重新管腳定義，須雙擊userconstrants中的assignpackages選項(xiàng)，意思就是打開(kāi)了chipviewer框框就可以在左邊看到有INPUT和OUTPUT管腳，打開(kāi)下面第PAGE10第PAGE10選擇generateprogrammingfile中的configuredeviece直接就可以。出現(xiàn)了如下的畫面，直接確定，JTAG會(huì)進(jìn)行掃描檢測(cè)器件，直到檢測(cè)到器件為止。JTAG經(jīng)過(guò)掃描，檢測(cè)到了一