基于CPLD數(shù)字鐘設(shè)計(jì)

目錄TOC\o"1-5"\h\z一、設(shè)計(jì)要求 ……1\o"CurrentDocument"二、設(shè)計(jì)原理 ……1\o"CurrentDocument"2.1電源電路 1\o"CurrentDocument"2.2振蕩電路與分頻電路 1\o"CurrentDocument"2.3顯示電路 2\o"CurrentDocument"2.4CPLD電路原圖 2\o"CurrentDocument"三、 設(shè)計(jì)思路及步驟 ……3\o"CurrentDocument"四、 設(shè)計(jì)框圖 ……3\o"CurrentDocument"五、 數(shù)字鐘的實(shí)現(xiàn) ……35.1數(shù)碼管及小數(shù)點(diǎn)顯示控制電路 5.2校時(shí)電路 ???6\o"CurrentDocument"5.3計(jì)數(shù)電路 ……8\o"CurrentDocument"5.4多路選擇器 ……9\o"CurrentDocument"六、總結(jié)體會(huì) .10\o"CurrentDocument"七、 辭 .11參考文獻(xiàn) .11基于CPLD數(shù)字鐘設(shè)計(jì)設(shè)計(jì)要求1.數(shù)碼動(dòng)態(tài)顯示時(shí)、分和秒；可以分別對(duì)時(shí)、分、秒單獨(dú)進(jìn)展手動(dòng)校時(shí)；時(shí)與分之間的小數(shù)點(diǎn)常亮；word.11分與秒之間的小數(shù)點(diǎn)以1Hz頻率閃爍;校對(duì)時(shí)間時(shí)對(duì)應(yīng)顯示位以2Hz頻率閃爍.二、設(shè)計(jì)原理2.1電源電路7當(dāng)重新接通電源或計(jì)數(shù)過程出現(xiàn)誤差時(shí)都需要對(duì)時(shí)間進(jìn)展校正.通常，校正時(shí)間的方法是:首先截?cái)嗾５挠?jì)數(shù)通路，然后再進(jìn)展人工觸發(fā)計(jì)數(shù)或?qū)㈩l率較高的方波信號(hào)加到需要校正的計(jì)數(shù)單元的輸入端，校正完成后，再轉(zhuǎn)入正常計(jì)時(shí)狀態(tài)即可.2.2振蕩電路與分頻電路晶體振蕩器給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的32768Hz的方波信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定.11CLE.ciaw□EOF7當(dāng)重新接通電源或計(jì)數(shù)過程出現(xiàn)誤差時(shí)都需要對(duì)時(shí)間進(jìn)展校正.通常，校正時(shí)間的方法是:首先截?cái)嗾５挠?jì)數(shù)通路，然后再進(jìn)展人工觸發(fā)計(jì)數(shù)或?qū)㈩l率較高的方波信號(hào)加到需要校正的計(jì)數(shù)單元的輸入端，校正完成后，再轉(zhuǎn)入正常計(jì)時(shí)狀態(tài)即可.2.2振蕩電路與分頻電路晶體振蕩器給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的32768Hz的方波信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定.11CLE.ciaw□EOFWQHqiQJ□LoilOHFL2H=r12Hi;DI：!PL>.YCULFH-Hj訃&KEYCLKCIJO—L理7皿冋11-刊0分頻電路采用T觸發(fā)器對(duì)其分頻，每經(jīng)過一個(gè)T觸發(fā)器對(duì)其二分頻，所以各點(diǎn)的分頻倍數(shù)分別為：QD:24QE:25QF:26QG:27QH:28QI:29QJ:210QL:212QM:213QN:214此處采用的是32768Hz的晶振，故分頻之后QF:512Hz、QI:64Hz>QN:2Hzo電路原理圖如右圖所示:2.3顯示電路計(jì)數(shù)器實(shí)現(xiàn)了對(duì)時(shí)間的累計(jì)以8421BCD碼形式輸出，選用顯示譯碼電路將計(jì)數(shù)器的輸出數(shù)碼轉(zhuǎn)換為數(shù)碼顯示器件所需要的輸出邏輯和一定的電流.數(shù)碼管是共陰數(shù)碼顯示管，當(dāng)其控制端為“。"時(shí)，數(shù)碼顯示管顯示。顯示模塊輸入時(shí)鐘頻率為512Hz,顯示刷新頻率約為85Hz。2.4CPLD電路原理圖此原理圖的MODE和ADD分別控制校正位和其校正位進(jìn)展加一校正。MODE共有七個(gè)狀態(tài)分別對(duì)應(yīng)六個(gè)數(shù)碼管的校正和正常計(jì)數(shù)。三、 設(shè)計(jì)思路及步驟1按原理圖和元件插件圖完成電路的焊接；2擬定數(shù)字鐘的組成框圖，劃分模塊；3對(duì)各單元模塊電路進(jìn)展設(shè)計(jì)與波形仿真；4總體電路設(shè)計(jì)與仿真；5程序下載與調(diào)試。四、 設(shè)計(jì)框圖五、數(shù)字鐘的實(shí)現(xiàn)綜合電路模塊如以下圖所示：5.1數(shù)碼管及小數(shù)點(diǎn)顯示控制電路5.1.1利用7493連成一個(gè)6進(jìn)制計(jì)數(shù)器，進(jìn)展波形仿真，準(zhǔn)確無誤后創(chuàng)立符號(hào)count6。111D >COOUTPUT CLR CLK q[2..O]1D >COOUTPUT CLR CLK q[2..O]jguTPirr" 7493R0-1g RO2QBQCCLKAQDCLK日COUNTERq[0]丄酣】q[2] >q[2.o] 按如下電路圖連成一個(gè)三八譯碼器，進(jìn)展仿真，正確之后也創(chuàng)立為符號(hào)decoder3to8o?如下電路圖作圖實(shí)現(xiàn)數(shù)碼管及小數(shù)點(diǎn)顯示控制電路。C[O：事：DODXAnaB□C[O：事：DODXAnaB□3G□4□5叮&D7 decoder3toS >DPB}DP^"志 1__繭驊匚七二砸?敗儼''己5"誦ornirt 121orriirt DOT zr >PIN.NAME『mm "〕啊L： □ourtt>:Q|2.0]CLR GQVCL：-CLKq[己■-D]1 舊F512HJ匚二 工作原理：以512Hz的頻率作為時(shí)鐘脈沖，用六進(jìn)制計(jì)數(shù)器為三八譯碼器提供六個(gè) 不同狀態(tài)，每個(gè)數(shù)碼管的顯示頻率約為85Hz,觀測到的結(jié)果為：數(shù)碼管常亮。此電路的 巧妙之處在于小數(shù)點(diǎn)的顯示是用一個(gè)或門，通過1Hz頻率來控制第三個(gè)數(shù)碼管的小數(shù)點(diǎn) 顯示，再通過一個(gè)與非門來控制第五個(gè)數(shù)碼管的小數(shù)點(diǎn)顯示。第五個(gè)數(shù)碼管的小數(shù)點(diǎn)在整 個(gè)脈沖階段顯示，而第三個(gè)數(shù)碼管的小數(shù)點(diǎn)只有在低電平時(shí)顯示，故觀察到結(jié)果是第五個(gè) 數(shù)碼管常亮，而第三個(gè)數(shù)碼管的小數(shù)點(diǎn)以1Hz的頻率閃爍。此處引出的Q[2..0]的作用是 為了與校時(shí)信號(hào)作比較，來控制校時(shí)位的消隱。仿真結(jié)果如下所示:5.2校時(shí)電路首先利用7493連成一個(gè)7進(jìn)制計(jì)數(shù)器，進(jìn)展波形仿真，準(zhǔn)確無誤后創(chuàng)立符號(hào)count7；.利用兩個(gè)D觸發(fā)器連成一個(gè)二位移位存放器，用64Hz頻率對(duì)key進(jìn)展采樣，依次存放在二位移位存放器中，假設(shè)前后一致則結(jié)果為這個(gè)值，假設(shè)前后不一致則保持原結(jié)果。功能如下表所示：第一D觸發(fā)器第二D觸發(fā)器結(jié)果0000/11/0保持111.巧妙利用RS觸發(fā)器功能：再加上一個(gè)與門和或非門對(duì)其信號(hào)進(jìn)展處理，使其出現(xiàn)R、S信號(hào)。電路如以下圖所示：進(jìn)展波形仿真，波形圖如下：準(zhǔn)確無誤后創(chuàng)立符號(hào)keypulsegen。.按如下電路圖連成校時(shí)電路。count7為三八譯碼器提供七個(gè)狀態(tài)，分別控制六位數(shù)碼顯示和使能端。具體電路如以下圖所示：當(dāng)三八譯碼器*一位輸出為0,則此位所連的與非門開通，此時(shí)的add就校正此位。其仿真圖形如下：5.3計(jì)數(shù)電路利用7493連成一個(gè)3進(jìn)制計(jì)數(shù)器，進(jìn)展仿真，準(zhǔn)確無誤后創(chuàng)立符號(hào)count2；利用7493連成一個(gè)10進(jìn)制計(jì)數(shù)器，進(jìn)展仿真，準(zhǔn)確無誤后創(chuàng)立符號(hào)count1。。調(diào)用count101、count6、count2和count1。按以下圖連成時(shí)、分、秒、計(jì)數(shù)電路。進(jìn)展編譯，仿真正確之后創(chuàng)立為符號(hào)counto5.4多路選擇器

*1揪匚5dg心mLKT3.JP!d占ka*皿dal^5[3-XX]DD。司3|向4凸回心由已舊耳禮電通已舊I口L叫＞皿瀘蜘如心丄叫::血應(yīng)場:『占回4[3?叫*1揪匚5dg心mLKT3.JP!d占ka*皿dal^5[3-XX]DD。司3|向4凸回心由已舊耳禮電通已舊I口L叫＞皿瀘蜘如心丄叫::血應(yīng)場:『占回4[3?叫d亦《[與.皿，l~a心以滝dateIF3.jffl，i~a心SDSCC4daiUaSTZ]Dd凸心別dadalEre■二三OjilaziSQdalaj5[副mu￡[訶注：此處為了優(yōu)化電路，可將六位計(jì)數(shù)器和三八譯碼器省略，與數(shù)碼顯示電路共用一組。其仿真圖形如下：比較器六、總結(jié)與體會(huì)在這次的數(shù)字鐘設(shè)計(jì)過程中，我進(jìn)一步鍛煉了自己的焊接技術(shù)，學(xué)會(huì)識(shí)別及檢驗(yàn)電子元器件，以及進(jìn)展根本的數(shù)字鐘功能設(shè)計(jì)，了解了CPLD/FPGA的一般構(gòu)造及開發(fā)步驟，熟悉了用FPGA器件取代傳統(tǒng)的中規(guī)模集成器件實(shí)現(xiàn)數(shù)字電路與系統(tǒng)的方法，對(duì)作圖、VerilogHDL語言編程使用也有了初步的了解。我更進(jìn)一步地熟悉了芯片的構(gòu)造及掌握了各芯片的工作原理和其具體的使用方法。此次設(shè)計(jì)中，發(fā)現(xiàn)了很多日后要注意的地方和錯(cuò)誤，例如：在連接二進(jìn)制、十進(jìn)制、二十四進(jìn)制的進(jìn)位及八進(jìn)制的接法中，要求熟悉邏輯電路及其芯片各引腳的功能，在電路出錯(cuò)時(shí)便能準(zhǔn)確地找出錯(cuò)誤所在并及時(shí)糾正了。在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如仿真的連接示意圖中，往往沒有接高電平的腳以及接低電平的腳，因此在實(shí)際的電路連接中往往容易遺漏，因此仿真圖和電路連接圖還是有一定距離的。通過這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了實(shí)驗(yàn)的動(dòng)手能力。還有最后綜合時(shí)，EDA線路圖占用空間太大，出現(xiàn)問題,必須先進(jìn)展系統(tǒng)優(yōu)化，得到最優(yōu)方案，然后才能下載到芯片中。在教師的指導(dǎo)和幫助下，經(jīng)過自己的反復(fù)修改和嘗試，問題都順利地得到了解決。在這個(gè)過程中，我提高了自己的實(shí)際動(dòng)手操作能力，培養(yǎng)了治學(xué)嚴(yán)謹(jǐn)?shù)膽B(tài)度，激發(fā)了我學(xué)習(xí)此專業(yè)課程的興趣，而且讓我們深刻的體驗(yàn)到理論知識(shí)與實(shí)踐經(jīng)歷的密切聯(lián)系，要成為一個(gè)高技術(shù)人才，必須理論與實(shí)踐兩手都要硬。在設(shè)計(jì)時(shí)，對(duì)不同方案的構(gòu)思、分析、比較到最