晶體管晶體管邏輯TTL電路

晶體管晶體管邏輯TTL電路第1頁(yè)/共73頁(yè)4.1一般的TTL與非門4.1.1標(biāo)準(zhǔn)TTL與非門（四管單元）特點(diǎn)：輸入級(jí)——多發(fā)射極晶體管，在電路的截止瞬態(tài)（由輸出低電平轉(zhuǎn)向高電平時(shí)），Q1管可反抽Q2管基區(qū)中的過(guò)剩少子，使電路的平均傳輸延遲時(shí)間下降，從而提高了電路的工作速度。輸出級(jí)——采用圖騰柱結(jié)構(gòu)(Q3—D和Q5輪流導(dǎo)通)，使電路的功耗下降。版圖設(shè)計(jì)上，可以把Q5和D設(shè)計(jì)成一個(gè)復(fù)合管，共用一個(gè)隔離島。第2頁(yè)/共73頁(yè)標(biāo)準(zhǔn)54/74（T1000）系列TTL與非門第3頁(yè)/共73頁(yè)Q5和D復(fù)合版圖和剖面圖第4頁(yè)/共73頁(yè)簡(jiǎn)易TTL與非門第5頁(yè)/共73頁(yè)一、簡(jiǎn)易TTL與非門存在的問題

1、電路輸入端抗干擾能力太小它的低電平噪聲容限VNML。只有0.2～0.3V，噪聲稍微大一點(diǎn)，電路邏輯功能就要錯(cuò)亂。2、電路輸出端負(fù)載能力太弱，它的扇出N0大約為2到3。這是因?yàn)樗妮敵龉芑鶚O驅(qū)動(dòng)電流太小，雖然可以減小R1以增大IB2，但R1減小后，IIL也將增大，負(fù)載能力并不能得到明顯的改善．而且電阻減小后，電路功耗還將增加。3、由于多射極管的反抽作用，電路截止延遲時(shí)間有了改善，但因IB2太小，電路導(dǎo)通延遲時(shí)間改善不大。總結(jié)：雖然它不能作為單塊電路使用，但它線路簡(jiǎn)單，所占版圖面積小，在TTL中大規(guī)模集成電路中有著重要應(yīng)用。第6頁(yè)/共73頁(yè)二、四管單元的優(yōu)勢(shì)1、電路抗干擾能力增強(qiáng)因?yàn)樵赒1、Q5之間增加的Q2管，它的發(fā)射結(jié)相當(dāng)于一個(gè)起電平位移作用的二極管，它使電路低電平噪聲容限VNML提高了一個(gè)結(jié)壓降。第7頁(yè)/共73頁(yè)2、電路負(fù)載能力增強(qiáng)（1）Q2管的作用，它把Q1管的基流先放大再驅(qū)動(dòng)輸出管Q5（2）有源負(fù)載的作用。因?yàn)镼5和Q3構(gòu)成推挽輸出(又稱圖騰柱輸出)：電路導(dǎo)通時(shí)：V0為低，Q5導(dǎo)通，Q3截止；電路截止時(shí)，V0為高，Q5截止，電源通過(guò)R5和導(dǎo)通的Q3驅(qū)動(dòng)負(fù)載。（3）Q5基極驅(qū)動(dòng)電路增大了，電路的導(dǎo)通延遲得到了改善。第8頁(yè)/共73頁(yè)3、二極管D的作用電路導(dǎo)通時(shí)：Q2，Q5飽和，輸出V0＝VOL，這時(shí)Q2的集電極和輸出之間的電位差為這使Q3和D不能同時(shí)導(dǎo)通，所以D是一個(gè)電平位移二極管，確保Q2，Q5飽和時(shí)，Q3截止。第9頁(yè)/共73頁(yè)4.1.254H/74H五管單元與非門第10頁(yè)/共73頁(yè)四管單元的劣勢(shì)輸出端從低電平向高電乎轉(zhuǎn)換的瞬間，從電源經(jīng)R5，Q3，D到Q5有瞬態(tài)大電流流過(guò)，因而在二極管D的PN結(jié)有大量的存儲(chǔ)電荷，由于在線路上沒有泄放回路，這些電荷只能靠管子本身的復(fù)合而消失，這必將影響到電路的開關(guān)速度。第11頁(yè)/共73頁(yè)五管單元可以提高電路的速度和增強(qiáng)電路的負(fù)載能力1、采用達(dá)林頓管作為高電平輸出級(jí)。2、電路中各個(gè)電阻的阻值比四管單元電路的電阻阻值小，所以工作電流增大，使tpd下降。第12頁(yè)/共73頁(yè)1、采用達(dá)林頓管作為高電平輸出級(jí)。即以Q3，Q4構(gòu)成的達(dá)林頓管來(lái)代替四管單元電路中的Q3和D。Q4的VBE同樣起到了電平位移作用，但由于此時(shí)VCB4＝VCE3＞0，Q4不會(huì)進(jìn)入飽和，所以Q4導(dǎo)通時(shí)基區(qū)的存儲(chǔ)電荷大大減少，而且Q4的基極有R4泄放電阻?？稍诘瓜鄷r(shí)泄放存儲(chǔ)電荷，使電路的平均傳輸延遲時(shí)間tpd下降，因而提高了電路的工作速度。而且，達(dá)林頓管射隨器的電流增益大，輸出電阻小，有利于對(duì)負(fù)載電容的充電，從而提高了電路速度，也增大了電路高電平輸出時(shí)的負(fù)載能力。2、電路中各個(gè)電阻的阻值比四管單元電路的電阻阻值小，所以工作電流增大。使tpd下降。此電路功耗較大，為22mw左右，約為四管單元電路的兩倍以上，電路優(yōu)值為132pJ。第13頁(yè)/共73頁(yè)總結(jié)：無(wú)論是四管單元還是五管單元，Q5的基極回路由電阻R3構(gòu)成，由于R3的存在給電路的特性帶來(lái)了兩方面的問題

（1）電路的抗干擾能力較差第14頁(yè)/共73頁(yè)（2）對(duì)提高電路速度不利在電路截止瞬態(tài)，R3提供了Q5管存貯電荷的泄放通路，加速了截止過(guò)程。但在導(dǎo)通瞬態(tài)，它分走了部分Q5管的基極驅(qū)動(dòng)電流，使下降時(shí)間延長(zhǎng)；因而從改善電路的瞬態(tài)特性考慮，希望Q5管的基極泄放回路是個(gè)有源網(wǎng)絡(luò)，它的等效阻抗是可變的。在截止瞬態(tài)它呈現(xiàn)低阻；在導(dǎo)通瞬態(tài)，它表現(xiàn)為高阻。第15頁(yè)/共73頁(yè)第16頁(yè)/共73頁(yè)Vi<0.6V時(shí)，VB2<0.7V，Q2，Q5截止，輸出高電平，對(duì)應(yīng)曲線上的AB段；Vi≥0.6V時(shí)，Q2開始導(dǎo)通，VC2下降，V0跟隨VC2的下降線性下降，對(duì)應(yīng)線段BC，BC斜率為1.3V≤Vi≤1.4V時(shí)，Q5導(dǎo)通并達(dá)到飽和，輸出電平下降很快，直到低電平VOL對(duì)應(yīng)曲線上CDE段，Vi≥1.4V后，輸出為低電平。由于存在BC段電路的低電平噪聲容限降低了，用一個(gè)管子來(lái)代替R3，Vi必須≥1.3V時(shí)，Q2Q5才能同時(shí)導(dǎo)通，這就避免了傳輸曲線上的BC段，R3的存在，分走了部分Q5的基極驅(qū)動(dòng)電流，使下降時(shí)間延長(zhǎng)。第17頁(yè)/共73頁(yè)上述的四管單元與非門電路，在輸出端從低電平向高電平轉(zhuǎn)換的瞬間，從電源經(jīng)R5，Q3，D到Q5有瞬態(tài)大電流流過(guò)，因而在二極管D的PN結(jié)有大量的存儲(chǔ)電荷，由于在線路上沒有泄故回路，這些電荷只能靠管子本身的復(fù)合而消失，這必將影響到電路的開關(guān)速度。第18頁(yè)/共73頁(yè)在上述的四管單元和五管單元與非門電路中，輸出管Q5的基極回路由電阻R3構(gòu)成。當(dāng)輸入電壓Vi＞0.55V時(shí)，Q2管開始導(dǎo)通，VC2開始下降，而此時(shí)Q5管尚未導(dǎo)通，由于電壓傳輸特性曲線上出現(xiàn)了線性區(qū)BC段，使電路的抗干擾能力下降。在電路導(dǎo)通的瞬態(tài)，由于R3的存在，分走了部分Q5管的基極驅(qū)動(dòng)電流，使下降時(shí)間延長(zhǎng)。第19頁(yè)/共73頁(yè)為了解決這些問題，在六管單元與非門電路中，用RB，RC，Q6泄放網(wǎng)絡(luò)代替R3。由于RB的存在，使Q6管比Q5管晚導(dǎo)通，所以Q2管的發(fā)射極電流IE2全部灌人Q5管的基極，使Q2管和Q5管幾乎同時(shí)導(dǎo)通，改善了電壓傳輸特性的矩形性提高了電路的抗干擾能力；當(dāng)Q5管導(dǎo)通飽和后，Q6管也逐漸導(dǎo)通并進(jìn)入飽和，對(duì)Q5管進(jìn)行分流，使Q5管的飽和度變淺（所以這種電路又稱為淺飽和電路或抗飽和電路）。由于Q5管淺飽和，超量存儲(chǔ)電荷減小，因而Q5管退出飽和的速度得到提高。第20頁(yè)/共73頁(yè)4.1.3六管單元與非門第21頁(yè)/共73頁(yè)六管單元的優(yōu)點(diǎn)1、改善了電路的傳輸特性，提高了電路的抗干擾能力。電壓傳輸特性曲線接近矩形，過(guò)渡區(qū)很窄，低電平噪聲容限顯著提高。2、電路的瞬態(tài)特性好，速度快，功率延遲時(shí)間乘積小。3、電路溫度特性好，工藝離散性影響小。第22頁(yè)/共73頁(yè)六管單元TTL與非門的電壓傳輸特性第23頁(yè)/共73頁(yè)4.2STTL和LSTTL電路4.2.1六管單元STTL與非門電路采用SBD箝位晶體管的54S/74S系列六管單元與非門電路。以SBD箝位晶體管代替除Q4管以外的可能進(jìn)入飽和或反向工作的晶體管，從而減少這些管子的超額存儲(chǔ)電荷，使電路速度大大提高。采用高電阻值和合理電路設(shè)計(jì)，可以實(shí)現(xiàn)低功耗STTL電路，LSTTL電路的每門功耗僅為2mW，門延時(shí)為9.5ns。實(shí)現(xiàn)了低功耗和高速度的良好結(jié)合。第24頁(yè)/共73頁(yè)一、STTL1、進(jìn)一步提高TTL電路速度的關(guān)鍵增加基極驅(qū)動(dòng)電流和降低飽和深度之間的矛盾——縮短電路的導(dǎo)通延遲時(shí)間——增大基極驅(qū)動(dòng)電流，使輸出管迅速飽和——驅(qū)動(dòng)電流增大使晶體管的飽和深度增加，超量存儲(chǔ)電荷增加——電路的截止延遲時(shí)間增大。兩個(gè)措施：（1）摻金工藝減小空穴壽命加快存儲(chǔ)電荷復(fù)合，以減小存儲(chǔ)時(shí)間，但β下降，漏電流增加。（2）有源泄放網(wǎng)絡(luò)，降低飽和度增大抽出電路。第25頁(yè)/共73頁(yè)2、肖特基二極管的抗飽和作用肖特基二極管（SBD）利用金屬——半導(dǎo)體接觸勢(shì)壘的整流特性制成。特點(diǎn)：①正向壓降低，②開關(guān)時(shí)間短，③反向特性可看成單邊突變結(jié)。第26頁(yè)/共73頁(yè)第27頁(yè)/共73頁(yè)加SBD速度提高了延遲時(shí)間下降了（1）兩個(gè)附帶的好處①有效地克服了多射極管的反向漏電流。②減小了寄生PNP管效應(yīng)。（2）SBD箝位存在的一些不利影響①電路輸出低電平VOL升高，低電平抗干擾能力下降②SBD漏電流較大③增大了集電結(jié)電容④SBD工藝對(duì)硅片表面制備和金屬化的工藝要求較高，這使STTL電路的成品率比一般TTL電路稍低，成本較高。第28頁(yè)/共73頁(yè)54S/74S（T3000）系列STTL與非門第29頁(yè)/共73頁(yè)4.2.2低功耗肖特基TTL（LSTTL）電路第30頁(yè)/共73頁(yè)一、與TTL與非門不同之處1、用肖待基勢(shì)壘二極管(SBD管Dl，D2)代替多發(fā)射極晶體管Ql，作為輸入管。優(yōu)點(diǎn)：第一、SBD是多子器件，沒有少子存儲(chǔ)，而且SBD導(dǎo)通電壓比一般PN結(jié)二極管低，因此，這種輸入結(jié)構(gòu)可以提高電路的速度。第二、SBD反向飽和電流要比多射極管的輸入漏電流小得多，采用SBD作輸入極，電路的輸入漏電流很小，典型值僅為1μA。第三、SBD的反向擊穿電壓一般在10V以上，比多射極管BE結(jié)反向擊穿電壓高得多，不用的輸入端可直接練到VCC上，這就減少了使用上的麻煩。2、將Q4的基極泄放電阻R4由接地改為接輸出端V0，并加上SBD管的D5和D6。第31頁(yè)/共73頁(yè)二、LSTTL電路的基本特點(diǎn)1、采用高阻值電阻使功耗PD下降為標(biāo)準(zhǔn)TTL們的1／5左右。2、用R1，D1，D2組成以SBD為輸入管的DTL電路。DTL輸入方式有一下優(yōu)點(diǎn)：①高電平時(shí)輸入電流IIH變小；②由于SBD是多子器件，所以速度快；③因?yàn)镾BD的擊穿電壓較高(BVSBD)＝10～15V)，所以可將不用的輸入端直接與VCC相接，而不用通過(guò)電阻接VCC，方便了用戶。第32頁(yè)/共73頁(yè)3、Q4的基極泄放電阻，R4由接地改為接輸出端V0，并加上SBD管的D5和D6。提高高電平輸出時(shí)的負(fù)載能力。4、增加二極管D6、D5使電路速度得到提高。5、采用離子注入，薄層外延等新技術(shù)和對(duì)通隔離，深N＋集電極接觸等工藝減小了器件的尺寸和寄生效應(yīng)，提高了電路速度和集成密度。三、不足之處電路的閾值電壓VTH較低，使低電平噪聲容限下降。第33頁(yè)/共73頁(yè)4.3LSTTL門電路的邏輯擴(kuò)展一方面在TTL與非門中增加擴(kuò)展器，用以增加輸入端（“與”擴(kuò)展器）和實(shí)現(xiàn)邏輯功能擴(kuò)展（“與或”擴(kuò)展器）；另一方面生產(chǎn)其他邏輯功能的TTL門電路（如或非門、與或非門、與門、異或門、異或非門等）。同一種門又可按照輸出結(jié)構(gòu)的不同而分為基本門、集成極開路（OC）三態(tài)（3S）門等。第34頁(yè)/共73頁(yè)非門與門與或非或非門第35頁(yè)/共73頁(yè)或門異或門第36頁(yè)/共73頁(yè)4.3.1輸出管集電極開路門（OC門）第37頁(yè)/共73頁(yè)與非門的線與使用(a)一般與非門，(b)OC與非門OC門（a）電路圖；（b）邏輯符號(hào)第39頁(yè)/共73頁(yè)具有圖騰柱輸出的電路不能將幾個(gè)TTL門電路并聯(lián)使用，獲得“線與”功能。原因：這些并聯(lián)的門中，有的輸出為VOL，其余的輸出為VOH門的有源負(fù)載灌入輸出為VOL門的輸出管Q5，這將造成VOL上升，甚至破壞邏輯關(guān)系或燒毀輸出管。多級(jí)與非門串聯(lián)使用可實(shí)現(xiàn)這種邏輯功能，但使用的門電路多，而且延遲時(shí)間長(zhǎng)。把TTL門的有源負(fù)載去掉，就得到集電極開路門，即OC門。把標(biāo)準(zhǔn)系列與非門中的高電平輸出驅(qū)動(dòng)級(jí)去掉，直接由輸出管Q5的集電極輸出，任何一個(gè)或全部的輸出管Q5飽和時(shí)，輸出電壓被下拉到低電平，得到高電平輸出的唯一方法是所有門的輸出管Q5都截止。第40頁(yè)/共73頁(yè)多個(gè)OC門關(guān)在同一根總線上進(jìn)行數(shù)據(jù)傳輸，當(dāng)某OC門的控制電平A（或B）為低電平時(shí)，該OC門的輸出管Q5處于截止?fàn)顟B(tài)，不傳輸數(shù)據(jù)，相當(dāng)于此極對(duì)母線不起作用。僅當(dāng)控制電平為高電平時(shí)，才將本級(jí)輸入信息發(fā)送至總線上。OC門的缺點(diǎn)：沒有有源負(fù)載，所以它的tpd（平均傳輸延遲時(shí)間）較大，驅(qū)動(dòng)容性負(fù)載的能力降低，要外接負(fù)載電阻到電源，給使用帶來(lái)不便。

第41頁(yè)/共73頁(yè)4.3.2三態(tài)邏輯（TSL）門為了保持一般圖騰柱輸出的優(yōu)點(diǎn)，又能作“線與”連接，人們創(chuàng)造了三態(tài)邏輯（TSL）門，它由一個(gè)基本門和一個(gè)控制門（選通門）組合而成。三種狀態(tài)：高電平輸出，低電平輸出，禁止態(tài)（高阻態(tài)），相當(dāng)于輸出端懸空。特點(diǎn)：允許把多個(gè)三態(tài)門的輸出端連在一條公共母線（BUS）上，使總線結(jié)構(gòu)分時(shí)多路通信得以實(shí)現(xiàn)。第42頁(yè)/共73頁(yè)總線結(jié)構(gòu)示意圖第43頁(yè)/共73頁(yè)典型LS三態(tài)輸出控制門（1選通）第44頁(yè)/共73頁(yè)三態(tài)輸出緩沖器電路1/4的T4125第45頁(yè)/共73頁(yè)4.4ASTTL和ALSTTL電路隨著雙極型集成電路工藝技術(shù)的發(fā)展，采用介質(zhì)隔離、離子注入等新技術(shù)及電路設(shè)計(jì)技術(shù)，從而出現(xiàn)了許多改進(jìn)的STTL（ASTTL）和LSTTL（ALSTTL）電路，使電路的性能有進(jìn)一步的提高，其速度更好，功耗更低。AS/ALS電路與S/LS電路比較：直流特性不同。AS/ALS電路的速度更高，功耗更低，負(fù)載能力更強(qiáng)。工藝不同。AS/ALS電路采用介質(zhì)隔離、離子注入等新技術(shù)，從而器件尺寸更小，寄生效應(yīng)也大大減小。電路結(jié)構(gòu)和參數(shù)不同第46頁(yè)/共73頁(yè)STTL電路圖第47頁(yè)/共73頁(yè)ASTTL電路圖第48頁(yè)/共73頁(yè)LSTTL電路圖第49頁(yè)/共73頁(yè)ALSTTL電路圖第50頁(yè)/共73頁(yè)4.5中、大規(guī)模集成電路中的簡(jiǎn)化邏輯門4.5.1簡(jiǎn)化邏輯門中、大規(guī)模集成電路中的邏輯門可分為三類：輸入門、內(nèi)部門和輸出門。輸入門——與輸入端直接相連，直接感受外部的干擾，它的輸出與內(nèi)部門相連，所以負(fù)載是固定的、且受到的干擾也較小。要求：輸入阻抗要高，抗干擾能力要強(qiáng)。輸出門——與輸出端相連，直接驅(qū)動(dòng)外部負(fù)載，要求：負(fù)載能力要強(qiáng)。內(nèi)部門的特點(diǎn)——數(shù)量大、功耗小、電路簡(jiǎn)單。由于它不去驅(qū)動(dòng)外部負(fù)載，所以不受外部干擾．因而允許噪聲容限低。第51頁(yè)/共73頁(yè)4.5.2單管邏輯門一、二管單元簡(jiǎn)化與非門單管邏輯門的特點(diǎn)——線路簡(jiǎn)單，邏輯功能強(qiáng)，功耗低，但其負(fù)載能力差，互連不當(dāng)會(huì)造成邏輯錯(cuò)誤。兩管單元簡(jiǎn)化與非門（a）低閾值；（b）高閾值第52頁(yè)/共73頁(yè)三管單元與非門第53頁(yè)/共73頁(yè)二、三管單元簡(jiǎn)化與非門第54頁(yè)/共73頁(yè)增加了T5管，因而增強(qiáng)了該電路輸出低電平的驅(qū)動(dòng)能力。由于沒有有源負(fù)載，因而驅(qū)動(dòng)電容負(fù)載的能力比普通與非門要弱。二極管D的兩個(gè)作用：提高電路速度，當(dāng)電路在截止瞬態(tài)時(shí)，電源通過(guò)R2就能先向T5提供退飽和集電極電流，然后再向負(fù)載電容提充電電流，因此，流經(jīng)二極管的電流IF加速了T5管的退飽和CL的充電使電路的截止延遲tPLH下降，從而提高了電路的速度；控制輸出管T5的飽和深度，當(dāng)負(fù)載電流IOL較小時(shí)，輸出低電平VOL降低，二極管D的正向壓降及其電流將隨之增大，使輸出管T5的基極減小，這就減輕了輸出管的飽和深度，反之，在負(fù)載電流IOL增大時(shí)，二極管的壓降減小，對(duì)T2的反流作用減弱，使輸出管基流增大，而不致脫離飽和。第55頁(yè)/共73頁(yè)三、抗飽和簡(jiǎn)化與非門

前提：輸出負(fù)載不重，要求電路的速度較快。辦法：設(shè)法使T5工作于非飽和區(qū)的抗飽和電路。第56頁(yè)/共73頁(yè)四、強(qiáng)驅(qū)動(dòng)內(nèi)部與非門特點(diǎn)：不設(shè)置限流電阻R5，電路的瞬態(tài)大電流增強(qiáng)了，因而對(duì)容性負(fù)載的驅(qū)動(dòng)能力強(qiáng)，N0大，tPLH小，速度快，但瞬態(tài)功耗增加了，有時(shí)為了求得驅(qū)動(dòng)容性負(fù)載能力和瞬態(tài)功耗的折衷，取RC＝20Ω進(jìn)行限流。第57頁(yè)/共73頁(yè)4.5.2單管邏輯門

1、單管禁止門單管禁止門（a）電路圖；（b）邏輯符號(hào)第58頁(yè)/共73頁(yè)2、單管串接與非門單管串接與非門（a）電路圖；（b）邏輯符號(hào)3、單管邏輯門的邏輯擴(kuò)展（1）由單管禁止門組成簡(jiǎn)化異或非門。簡(jiǎn)化異或非門的線路圖和邏輯圖第60頁(yè)/共73頁(yè)簡(jiǎn)化異或門第61頁(yè)/共73頁(yè)（2）兩個(gè)單管禁止門的發(fā)射極并聯(lián)可代替三個(gè)與非門兩個(gè)單管禁止門發(fā)射極并聯(lián)及其邏輯圖第62頁(yè)/共73頁(yè)（3）將幾個(gè)單管串接與非門的三個(gè)端點(diǎn)作不同連接時(shí)，可構(gòu)成許多復(fù)雜的邏輯關(guān)系①第一級(jí)的集電極和第二級(jí)