北京理工大學(xué)數(shù)字電路與系統(tǒng)設(shè)計(jì)考前串講(二)

北京理工大學(xué)數(shù)字電路與系統(tǒng)設(shè)計(jì)考前串講(二)第一頁，共188頁。2.1集成邏輯門2.1.1雙極型邏輯門電路1.TTL與非門電路(1)電路組成TTL邏輯門電路的基本形式是與非門，其典型電路如圖2-1所示，它在結(jié)構(gòu)上可分為輸入級(jí)、中間級(jí)和輸出級(jí)三個(gè)部分。輸入級(jí)是由多射極晶體管V1和電阻R1組成的一個(gè)與門，實(shí)現(xiàn)輸入邏輯變量A、B、C的“與”運(yùn)算功能。V1管的電流放大作用，有利于提高V1管從飽和到截止的轉(zhuǎn)換速度。第二頁，共188頁。中間級(jí)是由V2、R2及R3組成的一個(gè)電壓分相器。它在V2的發(fā)射極與集電極上分別得到兩個(gè)相位相反的電壓，以驅(qū)動(dòng)輸出級(jí)三極管V4、V5輪流導(dǎo)通。輸出級(jí)是由V3、V4、V5和R4、R5組成的一個(gè)非門。其中V5為驅(qū)動(dòng)管，達(dá)林頓復(fù)合晶體管V3、V4與電阻R4、R5一起構(gòu)成了V5的有源負(fù)載。輸出級(jí)采用的推挽結(jié)構(gòu)，使V4、V5輪流導(dǎo)通，輸出阻抗較低，有利于改善電路的輸出波形，提高電路的負(fù)載能力。第三頁，共188頁。圖2-1典型TTL與非門電路第四頁，共188頁。2)工作原理圖2-2輸入全為高電平時(shí)的工作狀態(tài)第五頁，共188頁。圖2-3輸入有低電平時(shí)的工作狀態(tài)第六頁，共188頁。3)電路功能如果用邏輯“1”表示高電平(+3.6V)，用邏輯“0”表示低電平(+0.3V)，則根據(jù)前面分析可知，該電路只有當(dāng)輸入變量A、B、C全部都為1時(shí)，輸出才為0，實(shí)現(xiàn)了三變量A、B、C的與非運(yùn)算：。因此，該電路是一個(gè)三輸入與非門。第七頁，共188頁。2．集電極開路門和三態(tài)門1)集電極開路門集電極開路門簡稱OC門(Open-CollectorGate)，它是將TTL與非門輸出級(jí)的倒相器V5管的集電極有源負(fù)載V3、V4及電阻R4、R5去掉，保持V5管集電極開路而得到的。由于V5管集電極開路，因此使用時(shí)必須通過外部上拉電阻RL接至電源EC。EC可以是不同于UCC的另一個(gè)電源。第八頁，共188頁。圖2-4OC門邏輯符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第九頁，共188頁。OC門的邏輯符號(hào)如圖2-4所示。國標(biāo)符號(hào)中的表示邏輯門是集電極開路輸出。OC門之所以允許輸出端直接連在一起，是因?yàn)镽L的阻值可以根據(jù)需要來選取。只要該阻值選擇得當(dāng)，就可保證OC門的正常工作。RL的估算公式如下：第十頁，共188頁。其中:n為輸出端直接相連的OC門的個(gè)數(shù)；m為負(fù)載門的個(gè)數(shù)；EC為RL外接電源的電壓；UOLmax為輸出低電平的上限值；ＵOHmin為輸出高電平的下限值；IOL為單個(gè)OC門輸出低電平時(shí)輸出管V5所允許流入的最大電流；ISE為負(fù)載門的短路輸入電流；第十一頁，共188頁。IOH為OC門輸出高電平時(shí)由負(fù)載電阻流入輸出管V5的電流，也稱輸出漏電流；IRE為負(fù)載門輸入高電平時(shí)的輸入電流，也稱輸入反向漏電流.OC門的有關(guān)電壓、電流參數(shù)可從集成電路手冊中查到。例如，某OC門的IOL=16mA，ISE=1.6mA，IOH=0.25mA，IRE=0.05mA，UOLmax=0.3V，UOHmin=3.0V，如果n=4，m=3，EC=5V，則可計(jì)算出RLmin=420Ω，RLmax=1740Ω，即上拉電阻RL的取值范圍為420Ω~1740Ω。一般而言，RL越小，速度越高，但功耗也越大，因此需要統(tǒng)一考慮。本例中，如果速度能夠滿足使用要求，可取RL=1.5kΩ，以便降低電路的功耗。第十二頁，共188頁?！纠?-1】用OC門實(shí)現(xiàn)邏輯函數(shù)。

解 ,實(shí)現(xiàn)電路如圖2-5所示。顯然，只有當(dāng)兩個(gè)OC門輸出都為1時(shí)，F(xiàn)才為1。因此，多個(gè)OC門輸出端連接在一起實(shí)現(xiàn)的是“邏輯與”功能。在數(shù)字電路中，這種將多個(gè)邏輯門輸出端直接連在一起實(shí)現(xiàn)“邏輯與”功能的方法稱為“線與(WiredAND)”。如果邏輯門輸出端直接連在一起實(shí)現(xiàn)“邏輯或”的功能，則稱為“線或(Wired-OR)”。OC門除了可以“線與”連接外，還可以用來驅(qū)動(dòng)感性負(fù)載或?qū)崿F(xiàn)電平轉(zhuǎn)換。例如，在圖2-5的電路中，EC=10V時(shí)，F(xiàn)的輸出高電平就從3.6V變成了10V。第十三頁，共188頁。圖2-5例2-1電路第十四頁，共188頁。2)三態(tài)門三態(tài)門也稱TS門(ThreeStateGate)，是在TTL邏輯門的基礎(chǔ)上增加一個(gè)使能端EN而得到的。當(dāng)EN=0時(shí)，TTL與非門不受影響，仍然實(shí)現(xiàn)與非門功能；當(dāng)EN=1時(shí)，TTL與非門的V4、V5將同時(shí)截止，使邏輯門輸出處于高阻狀態(tài)。因此，三態(tài)門除了具有普通邏輯門的高電平（邏輯1）和低電平（邏輯0）兩種狀態(tài)之外，還有第三種狀態(tài)——高阻抗?fàn)顟B(tài)，也稱開路狀態(tài)或Z狀態(tài)。三態(tài)門的邏輯符號(hào)和真值表分別如圖2-6和表2-1所示。國標(biāo)符號(hào)中的倒三角形“▽”表示邏輯門是三態(tài)輸出，EN為“使能”限定符，輸入端的小圓圈表示低電平有效(有的三態(tài)門也可能沒有小圓圈，說明EN是高電平有效)。第十五頁，共188頁。圖2-6三態(tài)門的邏輯符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第十六頁，共188頁。表2-1三態(tài)門的真值表ENABF1Φφ高阻0001001101010110第十七頁，共188頁。多個(gè)三態(tài)門的輸出端可以直接相連，但與OC門線與連接明顯不同的是，連在一起的三態(tài)門必須分時(shí)工作，即任何時(shí)候至多只能有一個(gè)三態(tài)門處于工作狀態(tài)，不允許多個(gè)三態(tài)門同時(shí)工作，如果同時(shí)工作，會(huì)出現(xiàn)與多個(gè)普通TTL邏輯門輸出端相連相同樣的問題。因此，需要對(duì)各個(gè)三態(tài)門的使能端EN進(jìn)行適當(dāng)控制，保證三態(tài)門分時(shí)工作。三態(tài)門在計(jì)算機(jī)的總線結(jié)構(gòu)中有著廣泛的應(yīng)用。例如，雙向數(shù)據(jù)總線就可以按照?qǐng)D2-7來構(gòu)成。當(dāng)控制端E=0時(shí)，端三態(tài)門工作，上端三態(tài)門處于高阻狀態(tài)，D2線上的數(shù)據(jù)反相后傳至D1線上；當(dāng)控制端E=1時(shí)，上端三態(tài)門工作，下端三態(tài)門處于高阻狀態(tài)，D1線上的數(shù)據(jù)反相后傳至D2線上，從而實(shí)現(xiàn)了數(shù)據(jù)的雙向傳輸。第十八頁，共188頁。圖2-7雙向數(shù)據(jù)總線第十九頁，共188頁?！纠?-2】寫出圖2-8中電路的輸出函數(shù)表達(dá)式，畫出對(duì)應(yīng)于圖2-9所示輸入波形的輸出波形。圖2-8例2-2電路第二十頁，共188頁。圖2-9圖2-8中電路的波形第二十一頁，共188頁。

解由圖2-8可見，當(dāng)E=0時(shí)，上端三態(tài)門工作，下端三態(tài)門處于高阻狀態(tài)，；當(dāng)E=1時(shí)，下端三態(tài)門工作，上端三態(tài)門處于高阻狀態(tài)，。由此可得F的綜合表達(dá)式為：，F(xiàn)對(duì)應(yīng)的輸出波形如圖2-9所示。第二十二頁，共188頁。

3．ECL邏輯門ECL邏輯門是一種采用非飽和型電子開關(guān)構(gòu)成的雙極型門電路，作開關(guān)用的三極管只工作在截止和放大狀態(tài)，不進(jìn)入飽和狀態(tài)。ECL邏輯門具有以下特點(diǎn)：①電路的基本形式為“或/或非門”，有“或/或非”兩個(gè)互補(bǔ)輸出端。②使用-5.2V負(fù)電源，輸出高電平為-0.8V，輸出低電平為-1.6V，抗干擾能力弱。第二十三頁，共188頁。③將多個(gè)ECL邏輯門的“或”輸出端直接相連，可實(shí)現(xiàn)“線與”功能；將多個(gè)ECL邏輯門的“或非”輸出端直接相連，可實(shí)現(xiàn)“線或”功能。例如將兩個(gè)3輸入端的ECL邏輯門，“或”輸出端直接相連時(shí)，輸出結(jié)果為F=(A+B+C)(I+J+K)；將“或非”輸出端直接相連時(shí)，輸出結(jié)果為 。④在各類邏輯門中，工作速度最高，帶負(fù)載能力較強(qiáng)，但功耗也最大。⑤與TTL等邏輯門混用時(shí)，需要專門的邏輯電平轉(zhuǎn)換電路，因此很少混用。第二十四頁，共188頁。2.1.2CMOS邏輯門電路與雙極型邏輯電路相比，CMOS邏輯電路具有以下優(yōu)點(diǎn)：①制造工藝簡單，集成度和成品率較高，便于大規(guī)模集成；②工作電源UDD允許變化的范圍大，高、低電平分別為UDD和0V，抗干擾能力強(qiáng)；③在電源到地的回路中，總有MOS管截止，功耗特別低；④輸入阻抗高，一般高達(dá)500MΩ以上，帶負(fù)載能力強(qiáng)。當(dāng)前，CMOS邏輯電路已成為與雙極型邏輯電路并駕齊驅(qū)的另一類集成電路，并且在大規(guī)模、超大規(guī)模集成電路方面已經(jīng)超過了雙極型邏輯電路的發(fā)展勢頭。第二十五頁，共188頁。1.CMOS非門電路圖2-10CMOS非門電路及工作狀態(tài)(a)電路；(b)工作狀態(tài)第二十六頁，共188頁。2.CMOS與非門和或非門電路1)CMOS與非門電路CMOS與非門電路及工作狀態(tài)如圖2-11所示。電路由四個(gè)MOS管組成，V1和V2兩個(gè)NMOS驅(qū)動(dòng)管串聯(lián)，V3和V4兩個(gè)PMOS負(fù)載管并聯(lián)。當(dāng)輸入A、B至少有一個(gè)為低電平時(shí)，V1、V2中就至少有一管截止，V3、V4中就至少有一管導(dǎo)通，輸出為高電平，F(xiàn)=1；當(dāng)輸入A、B均為高電平時(shí)，V1和V2都導(dǎo)通，V3和V4都截止，輸出為低電平，F(xiàn)=0。所以，該電路實(shí)現(xiàn)了與非門的功能，輸出F和輸入A、B的邏輯關(guān)系為 。第二十七頁，共188頁。圖2-11CMOS與非門電路及工作狀態(tài)(a)電路；(b)工作狀態(tài)第二十八頁，共188頁。2)CMOS或非門電路CMOS或非門電路及工作狀態(tài)如圖2-12所示，其電路形式剛好和與非門相反，V1和V2兩個(gè)NMOS驅(qū)動(dòng)管并聯(lián)，V3和V4兩個(gè)PMOS負(fù)載管串聯(lián)。當(dāng)輸入A、B均為低電平時(shí)，V1和V2都截止，V3和V4都導(dǎo)通，輸出為高電平，因此F=1；當(dāng)輸入A、B中至少有1個(gè)為高電平時(shí)，V1、V2中至少有1個(gè)導(dǎo)通，V3、V4中至少有1個(gè)截止，輸出為低電平，因此F=0?？梢姡撾娐穼?shí)現(xiàn)了或非門的功能，輸出F和輸入A、B的邏輯關(guān)系為。第二十九頁，共188頁。圖2-12CMOS或非門電路及工作狀態(tài)(a)電路；(b)工作狀態(tài)第三十頁，共188頁。

3.CMOS門電路的構(gòu)成規(guī)律分析復(fù)雜的CMOS門電路時(shí)，可以不必像前面一樣逐個(gè)分析電路中各MOS管的通斷情況，而可以按照下面的規(guī)律判斷電路的功能(或構(gòu)成CMOS門電路)：①驅(qū)動(dòng)管串聯(lián)，負(fù)載管并聯(lián)；驅(qū)動(dòng)管并聯(lián)，負(fù)載管串聯(lián)。②驅(qū)動(dòng)管先串后并，負(fù)載管先并后串；驅(qū)動(dòng)管先并后串，負(fù)載管先串后并。③驅(qū)動(dòng)管相串為“與”，相并為“或”，先串后并為先“與”后“或”，先并后串為先“或”后“與”。驅(qū)動(dòng)管組和負(fù)載管組連接點(diǎn)引出輸出為“取反”。第三十一頁，共188頁。

4．使用CMOS集成電路的注意事項(xiàng)由于CMOS集成電路具有很高的的輸入阻抗，所以很容易因感應(yīng)靜電而被擊穿。雖然其內(nèi)部在每一個(gè)輸入端都加有雙向保護(hù)電路，但在使用時(shí)還是要注意以下幾點(diǎn)：①采用金屬屏蔽盒儲(chǔ)存或金屬紙包裝，防止外來感應(yīng)電壓擊穿器件。②工作臺(tái)面不宜用絕緣良好的材料，如塑料、橡皮等，防止積累靜電擊穿器件。第三十二頁，共188頁。③不用的輸入端或者多余的門都不能懸空，應(yīng)根據(jù)不同的邏輯功能，分別與UDD（高電位）或USS（低電位）相連，或者與有用的輸入端并在一起。輸出級(jí)所接電容負(fù)載不能大于500pF，否則，輸出級(jí)功率過大會(huì)損壞電路。④焊接時(shí)，應(yīng)采用20W或25W內(nèi)熱式電烙鐵，烙鐵要接地良好，烙鐵功率不能過大。第三十三頁，共188頁。⑤調(diào)試時(shí)，所用儀器儀表、電路箱、板都應(yīng)良好接地。若CMOS電路和信號(hào)源使用不同電源，則加電時(shí)應(yīng)先開CMOS電路電源再開信號(hào)源，關(guān)斷時(shí)應(yīng)先關(guān)信號(hào)源再關(guān)CMOS電路電源。⑥嚴(yán)禁帶電插、拔器件或拆裝電路板，以免瞬態(tài)電壓損壞CMOS器件。⑦一般在CMOS門電路與TTL邏輯電路混用時(shí)，要注意邏輯電平的匹配。第三十四頁，共188頁。2.1.3集成邏輯門的主要參數(shù)圖2-13TTL與非門的電壓傳輸特性第三十五頁，共188頁。

1．電壓參數(shù)1)輸出高電平UOH和輸出低電平UOL邏輯門輸出管截止時(shí)對(duì)應(yīng)的的輸出電平稱為輸出高電平，大約為3.6V。UOH一般規(guī)定為輸出高電平的下限，大約為3.2V。邏輯門輸出管飽和時(shí)對(duì)應(yīng)的輸出電平稱為輸出低電平，大約為0.3V。UOL一般規(guī)定為輸出低電平的上限，大約為0.35V。如果輸出高電平低于3.2V，就認(rèn)為高電平不合格；如果輸出低電平高于0.35V，就認(rèn)為低電平不合格。第三十六頁，共188頁。2)邏輯擺幅ΔU邏輯門輸出高、低電平之差ΔU稱為邏輯擺幅。邏輯擺幅越大，抗干擾能力越強(qiáng)。典型TTL邏輯門的邏輯擺幅ΔU=3.6V-0.3V=3.3V。第三十七頁，共188頁。3)開門電平UON和關(guān)門電平UOFF當(dāng)輸出為低電平的上限UOL時(shí)，邏輯門所對(duì)應(yīng)的輸入電平UON稱為開門電平。當(dāng)輸入電壓大于UON時(shí)，邏輯門處于開通狀態(tài)。UON的典型值為1.4V，一般要求小于1.8V。當(dāng)輸出為高電平的下限UOH時(shí)，邏輯門所對(duì)應(yīng)的輸入電平UOFF稱為關(guān)門電平。當(dāng)輸入電壓小于UOFF時(shí)，邏輯門處于關(guān)閉狀態(tài)。UOFF的典型值為1.0V，一般要求大于0.8V。第三十八頁，共188頁。4)抗干擾容限UNL和UNH關(guān)門電平UOFF與輸入低電平上限UIL(也就是信號(hào)源輸出低電平上限UOL)之差稱為邏輯門低電平輸入時(shí)的抗干擾容限UNL，即UNL=UOFF-UIL(2-2)輸入高電平下限UIH(也就是信號(hào)源輸出高電平下限UOH)與開門電平UON之差稱為邏輯門高電平輸入時(shí)的抗干擾容限UNH，即UNH=UIH-UON(2-3)抗干擾容限用來表征邏輯門的抗干擾能力。一旦干擾電平超過抗干擾容限，邏輯門將不能正常工作。通常，UNL＜UNH，因此，常用UNL作為邏輯門的抗干擾容限。第三十九頁，共188頁。

2．電流參數(shù)與扇出系數(shù)1）高電平輸出電流IOH和高電平輸入電流IIH邏輯門輸出端為高電平時(shí)可流出的最大電流IOH，稱為高電平輸出電流，通常為幾百微安。邏輯門輸入端為高電平時(shí)由輸入端流入的最大電流IIH，稱為高電平輸入電流，通常為幾十微安。高電平輸入電流IIH也稱為反向漏電流IRE。IOH和IIH是決定邏輯門輸出高電平時(shí)帶負(fù)載能力的重要參數(shù)。第四十頁，共188頁。2）低電平輸出電流IOL和低電平輸入電流IIL邏輯門輸出端為低電平時(shí)可流入的最大電流IOL，稱為低電平輸出電流，通常為幾毫安~幾十毫安。邏輯門輸入端為低電平時(shí)由輸入端流出的最大電流IIL，稱為低電平輸入電流，通常為幾百微安~幾毫安。低電平輸入電流IIL也稱為輸入短路電流ISE。IOL和IIL是決定邏輯門輸出低電平時(shí)帶負(fù)載能力的重要參數(shù)。第四十一頁，共188頁。3)扇出系數(shù)NO邏輯門在正常工作條件下，輸出端最多能驅(qū)動(dòng)同類門的數(shù)量N0稱為扇出系數(shù)，它是衡量邏輯門輸出端帶負(fù)載能力的一個(gè)重要參數(shù)。扇出系數(shù)越大，帶負(fù)載能力越強(qiáng)。邏輯門輸出低電平時(shí)的扇出系數(shù)一般小于輸出高電平時(shí)的扇出系數(shù)。因此，邏輯門的負(fù)載能力應(yīng)以輸出低電平時(shí)的扇出系數(shù)為準(zhǔn)。例如，某邏輯門IOL=8mA，IIL=0.5mA，IOH=400μA，IIH=20μA，則輸出低電平時(shí)的扇出系數(shù)為NOL=IOL/IIL=8÷0.5=16，輸出高電平時(shí)的扇出系數(shù)為NOH=IOH/IIH=400÷20=20，即該邏輯門輸出高電平時(shí)理論上可以驅(qū)動(dòng)20個(gè)同類門，輸出低電平時(shí)理論上只能驅(qū)動(dòng)16個(gè)同類門。因此，該邏輯門最多只能接16個(gè)同類門，扇出系數(shù)NO=16。在實(shí)際使用時(shí)，還應(yīng)留有余地。此外，如果某個(gè)負(fù)載門的n個(gè)輸入端都接至同一個(gè)邏輯門的輸出端，那么這個(gè)負(fù)載門要按照n個(gè)門來計(jì)算。第四十二頁，共188頁。

3．關(guān)門電阻ROFF與開門電阻RON將邏輯門的一個(gè)輸入端通過電阻Ri接地，邏輯門的其余輸入端懸空，則有電源電流從該輸入端流向Ri，并在Ri上產(chǎn)生壓降Ui。使Ui=UOFF時(shí)的輸入電阻Ri稱為邏輯門的關(guān)門電阻ROFF，使Ui=UON時(shí)的輸入電阻Ri稱為邏輯門的開門電阻RON。當(dāng)Ri≤ROFF時(shí)，邏輯門處于關(guān)門狀態(tài)，與非門輸出高電平；當(dāng)Ri＞ROFF時(shí)，邏輯門不再處于關(guān)門狀態(tài)。當(dāng)Ri≥RON時(shí)，邏輯門處于開門狀態(tài)，與非門輸出低電平；當(dāng)Ri＜RON時(shí)，邏輯門不再處于開門狀態(tài)。當(dāng)ROFF＜Ri＜RON時(shí)，與非門既不處于關(guān)門狀態(tài)也不處于開門狀態(tài)，輸出為不合格電平。典型TTL與非門的關(guān)門電阻ROFF約為0.7kΩ，開門電阻RON約為1.5kΩ。第四十三頁，共188頁。

4．功耗功耗是指邏輯門消耗的電源功率，常用空載功耗來表征。當(dāng)輸出端空載，邏輯門輸出低電平時(shí)的功耗PON稱為空載導(dǎo)通功耗。當(dāng)輸出端空載，邏輯門輸出高電平時(shí)的功耗POFF稱為空載截止功耗。由于空載導(dǎo)通功耗PON比截止功耗POFF大，因此常用PON表示邏輯門的空載功耗。TTL邏輯門的PON一般不超過50mW。第四十四頁，共188頁。

5．速度邏輯門的工作速度常用平均傳輸延遲時(shí)間tpd來衡量。邏輯門輸入端信號(hào)變化引起輸出端信號(hào)變化(均以變化至幅度Um的50%處時(shí)起算)所需的平均時(shí)間稱為邏輯門的平均傳輸延遲時(shí)間tpd。典型TTL與非門的tpd約為10ns。tpd越小，邏輯門的工作速度越高。第四十五頁，共188頁。2.1.4各類邏輯門的性能比較1．集成邏輯門系列簡介1)TTL門電路系列TTL門電路分為54(軍用)和74(商用)兩大系列，每個(gè)系列又有若干子系列。例如74系列就有以下子系列：74××標(biāo)準(zhǔn)系列74L××低功耗系列74H××高速系列74S××肖特基系列74LS××低功耗肖特基系列74AS××先進(jìn)的肖特基系列74ALS××先進(jìn)的低功耗肖特基系列第四十六頁，共188頁。表2-2TTL74系列各子系列參數(shù)對(duì)比各子系列傳輸延遲（ns/門）功耗（mW/門）扇出系數(shù)74××10101074L××3311074H××6221074S××3191074LS××921074AS××1.584074ALS××4120第四十七頁，共188頁。2)CMOS門電路系列按照器件編號(hào)來分，CMOS門電路可分為4000系列、74C××系列和硅-氧化鋁系列等三大系列。前兩種系列應(yīng)用很廣泛，而硅—氧化鋁系列因制造工藝成本高，價(jià)格昂貴，目前尚未普及。4000系列有若干個(gè)子系列，其中以采用硅柵工藝和雙緩沖輸出的4000B系列最常用。74C××系列的功能及管腳設(shè)置均與TTL74系列相同，也有若干個(gè)子系列。74C××系列為普通CMOS系列，74HC/HCT××系列為高速CMOS系列，74AC/ACT××系列為先進(jìn)的CMOS系列，其中74HCT××和74ACT××系列可直接與TTL系列兼容。第四十八頁，共188頁。表2-3各系列CMOS電路的主要技術(shù)參數(shù)第四十九頁，共188頁。2.各類邏輯門的性能比較表2-4集成邏輯門的性能比較第五十頁，共188頁。2.1.5正邏輯與負(fù)邏輯表2-5正邏輯與負(fù)邏輯的對(duì)應(yīng)關(guān)系第五十一頁，共188頁。2.2常用MSI組合邏輯模塊集成邏輯門是組合邏輯電路的基本部件，所有組合邏輯模塊都是在邏輯門的基礎(chǔ)上集成的。按照每塊芯片內(nèi)集成的邏輯門數(shù)目或元件數(shù)目的不同，數(shù)字集成電路通常劃分為小規(guī)模集成電路(SmallScaleIntegrationCircuit，SSI)、中規(guī)模集成電路（MediumScaleIntegrationCircuit，MSI)、大規(guī)模集成電路(LargeScaleIntegrationCircuit，LSI)、超大規(guī)模集成電路(VeryLargeScaleIntegrationCircuit，VLSI)、特大規(guī)模集成電路（UltraLargeScaleIntegrationCircuit,ULSI）和巨大規(guī)模集成電路（GiganticLargeScaleIntegrationCircuit,GLSI)六種集成規(guī)模。集成規(guī)模的劃分標(biāo)準(zhǔn)如表2－6所示。第五十二頁，共188頁。表2-6數(shù)字集成電路的規(guī)模劃分第五十三頁，共188頁。

2.2.1加法器加法器是一種算術(shù)運(yùn)算電路，其基本功能是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算。計(jì)算機(jī)CPU中的運(yùn)算器，本質(zhì)上就是一種既能完成算術(shù)運(yùn)算、又能完成邏輯運(yùn)算的單元電路，簡稱算術(shù)邏輯單元ALU（ArithmeticLogicalUnit），其原理與這里介紹的加法器完全相同，只不過功能更多、規(guī)模更大而已。第五十四頁，共188頁。1.半加器和全加器1)半加器僅對(duì)兩個(gè)一位二進(jìn)制數(shù)Ai和Bi進(jìn)行的加法運(yùn)算稱為“半加”。實(shí)現(xiàn)半加運(yùn)算功能的邏輯部件叫做半加器（HalfAdder），簡稱HA。圖2-14半加器的真值表和邏輯符號(hào)(a)真值表；(b)國標(biāo)符號(hào)；(c)慣用符號(hào)第五十五頁，共188頁。其中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Si為本位和輸出，Ci+1為向相鄰高位的進(jìn)位輸出，“Σ”為加法器的限定符，“CO”為運(yùn)算單元進(jìn)位輸出的限定符。半加器的輸出邏輯函數(shù)表達(dá)式為可見，用1個(gè)與門和1個(gè)異或門就可以實(shí)現(xiàn)半加器電路。第五十六頁，共188頁。2)全加器對(duì)兩個(gè)1位二進(jìn)制數(shù)Ai和Bi連同低位來的進(jìn)位Ci進(jìn)行的加法運(yùn)算稱為“全加”。實(shí)現(xiàn)全加運(yùn)算功能的邏輯部件叫做全加器（FullAdder），簡稱FA。在多位數(shù)加法運(yùn)算時(shí)，除最低位外，其它各位都需要考慮低位送來的進(jìn)位。表2-7全加器真值表第五十七頁，共188頁。表中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Ci表示來自相鄰低位的進(jìn)位輸入，Si為本位和輸出，Ci+1為向相鄰高位的進(jìn)位輸出。全加器的輸出邏輯函數(shù)表達(dá)式為第五十八頁，共188頁。圖2-15全加器電路及邏輯符號(hào)(a)電路；(b)國標(biāo)符號(hào)；(c)慣用符號(hào)第五十九頁，共188頁。

2.MSI4位二進(jìn)制數(shù)并行加法器7483和74283是兩種典型的MSI4位二進(jìn)制數(shù)并行加法器，其邏輯符號(hào)如圖2-16所示。其中A3A2A1A0和B3B2B1B0分別為4位二進(jìn)制被加數(shù)和加數(shù)輸入，C0為相鄰低位的進(jìn)位輸入，S3S2S1S0為相加后的4位和輸出，C4為相加后的進(jìn)位輸出。國標(biāo)符號(hào)中的P、Q為操作數(shù)限定符，Σ為和輸出限定符。7483和74283的功能可以用下面的算術(shù)表達(dá)式來描述C4S3S2S1S0=A3A2A1A0+B3B2B1B0+C0

第六十頁，共188頁。圖2-164位二進(jìn)行加法器7483/74283的符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第六十一頁，共188頁。3.加法器的擴(kuò)展與應(yīng)用加法器的擴(kuò)展加法器的擴(kuò)展特別簡單，只要將適當(dāng)數(shù)量的MSI加法器模塊級(jí)聯(lián)，即可實(shí)現(xiàn)任何兩個(gè)相同位數(shù)的二進(jìn)制數(shù)的加法運(yùn)算。

【例2-3】用7483實(shí)現(xiàn)兩個(gè)7位二進(jìn)制數(shù)的加法運(yùn)算。

解兩個(gè)7位二進(jìn)制數(shù)的加法運(yùn)算需要用兩片7483才能實(shí)現(xiàn)，連接電路如圖2-17所示。注意，低位模塊的C0要接0，高位模塊的多余輸入端A3、B3也要接0。第六十二頁，共188頁。圖2-177位二進(jìn)制數(shù)加法器第六十三頁，共188頁。2)加法器的應(yīng)用

【例2-4】用7483構(gòu)成1位8421BCD碼加法器。

解7483是4位二進(jìn)制數(shù)加法器，也就是1位十六進(jìn)制數(shù)加法，其進(jìn)位規(guī)則為逢16進(jìn)1。不管輸入什么進(jìn)制的數(shù)給7483，7483都會(huì)將其視為二進(jìn)制數(shù)來進(jìn)行加法運(yùn)算，而且運(yùn)算結(jié)果也是二進(jìn)制數(shù)表示的和。而十進(jìn)制數(shù)加法的進(jìn)位規(guī)則為逢10進(jìn)1，因此用7483實(shí)現(xiàn)BCD加法時(shí)，必須解決進(jìn)位規(guī)則不同帶來的問題。只有對(duì)運(yùn)算結(jié)果進(jìn)行調(diào)整，才可得到BCD碼。由于兩個(gè)1位十進(jìn)制數(shù)相加時(shí)，被加數(shù)A和加數(shù)B的取值范圍是0~9，其和的最大值是9+9=18，因此把0~18的十進(jìn)制、二進(jìn)制和BCD碼表示的值列于表2-8中，以便尋找二進(jìn)制碼轉(zhuǎn)換為BCD碼的規(guī)律。第六十四頁，共188頁。表2-8十進(jìn)制數(shù)0~18的幾種代碼表示第六十五頁，共188頁。經(jīng)比較發(fā)現(xiàn)，當(dāng)十進(jìn)制數(shù)≤9，即二進(jìn)制數(shù)≤(01001)2時(shí)，二進(jìn)制碼與BCD碼相同；當(dāng)十進(jìn)制數(shù)≥10，即二進(jìn)制數(shù)≥(01010)2時(shí)，BCD碼比二進(jìn)制碼大6，這正是十六進(jìn)制加法和十進(jìn)制加法進(jìn)位規(guī)則相差的部分，因此，只要在二進(jìn)制碼上加(0110)2就可以把二進(jìn)制碼轉(zhuǎn)換為8421BCD碼，同時(shí)產(chǎn)生進(jìn)位輸出DC=1。這種轉(zhuǎn)換可以由一個(gè)校正電路來完成。從表2-8可以看出，當(dāng)C4=1時(shí)，或當(dāng)S3=1且S2和S1中至少有一個(gè)為1時(shí)，進(jìn)位輸出DC為1，所以，進(jìn)位輸出表達(dá)式為DC=C4+S3(S2+S1)=C4+S3S2+S3S1當(dāng)DC=1時(shí)，把(0110)2加到二進(jìn)制加法器輸出端即可。第六十六頁，共188頁。圖2-181位8421BCD碼加法器電路第六十七頁，共188頁。2.2.2比較器1.MSI4位二進(jìn)制數(shù)并行比較器圖2-194位二進(jìn)制數(shù)并行比較器7485的邏輯符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第六十八頁，共188頁。由真值表可知，只要兩數(shù)最高位不等，就可以確定兩數(shù)大小，以下各位（包括級(jí)聯(lián)輸入）可以為任意值；高位相等，需要比較低位的情況；若A、B兩數(shù)的各位均相等，輸出狀態(tài)則取決于級(jí)聯(lián)輸入端的狀態(tài)。因此，當(dāng)沒有更低位參與比較時(shí)，芯片的級(jí)聯(lián)輸入端(a＞b)(a＝b)(a＜b)應(yīng)該接010，以便在A、B兩數(shù)相等時(shí)，產(chǎn)生A＝B的比較結(jié)果輸出。這一點(diǎn)在使用時(shí)必須注意。第六十九頁，共188頁。表2-94位二進(jìn)制數(shù)并行比較器7485真值表第七十頁，共188頁。2.比較器的擴(kuò)展與應(yīng)用1)比較器的擴(kuò)展利用7485的級(jí)聯(lián)輸入，可以方便地實(shí)現(xiàn)比較器規(guī)模的擴(kuò)展。第七十一頁，共188頁。【例2-5】用7485構(gòu)成7位二進(jìn)制數(shù)并行比較器。解用7485構(gòu)成的7位二進(jìn)制數(shù)并行比較器如圖2-20所示。注意低位模塊的級(jí)聯(lián)輸入接“010”。此外，與加法器高位多余輸入端的處理方法不同，比較器高位多余輸入端只要連接相同即可，本電路中仍然接0。第七十二頁，共188頁。圖2-207位二進(jìn)制比較器第七十三頁，共188頁。2)比較器的應(yīng)用利用比較器的“比較”功能，可以實(shí)現(xiàn)一些特殊的數(shù)字電路。【例2-6】用7485構(gòu)成4位二進(jìn)制數(shù)的判別電路，當(dāng)輸入二進(jìn)制數(shù)B3B2B1B0≥(1010)2時(shí)，判別電路輸出F為1，否則輸出F為0。

解將輸入二進(jìn)制數(shù)B3B2B1B0與(1001)2進(jìn)行比較，即將7485的A輸入端接B3B2B1B0，B輸入端接(1001)2，則當(dāng)輸入二進(jìn)制數(shù)B3B2B1B0≥(1010)2時(shí)，比較器A＞B端輸出為1。因此，可用A＞B端作為判別電路的輸出F，電路連接如圖2-21所示。第七十四頁，共188頁。圖2-21例2-6判別電路第七十五頁，共188頁。事實(shí)上，前一小節(jié)介紹的8421BCD碼加法器中的校正電路，也可以用7485來實(shí)現(xiàn)。因?yàn)閷C展開為C4、S3、S2、S1的標(biāo)準(zhǔn)式，可得DC(C4,S3,S2,S1)=C4+S3S2+S3S1=∑m(5~15)即用C4S3S2S1和(0100)2進(jìn)行比較，用A＞B端作DC的輸出。當(dāng)C4S3S2S1≥(0101)2時(shí)，DC輸出為1。第七十六頁，共188頁。2.2.3編碼器1.8421BCD編碼器圖2-22BCD編碼器框圖第七十七頁，共188頁。表2-108421BCD編碼器真值表第七十八頁，共188頁。編碼器輸出Y8Y4Y2Y1的邏輯表達(dá)式為可見，用4個(gè)或門就可實(shí)現(xiàn)8421BCD編碼器。由于表達(dá)式與“0”輸入I0無關(guān)，所以8421BCD編碼器可以省去I0輸入線。當(dāng)所有輸入均無效(為0)時(shí)，就表示輸入為十進(jìn)制數(shù)0，編碼器輸出為0000。第七十九頁，共188頁。2.MSI8線-3線優(yōu)先編碼器優(yōu)先編碼器對(duì)全部編碼輸入信號(hào)規(guī)定了各不相同的優(yōu)先等級(jí)，當(dāng)多個(gè)輸入信號(hào)同時(shí)有效時(shí)，優(yōu)先編碼器能夠根據(jù)事先確定的優(yōu)先順序，只對(duì)優(yōu)先級(jí)最高的有效輸入信號(hào)進(jìn)行編碼。74147和74148就是兩種典型的MSI優(yōu)先編碼器，其中74147是8421BCD優(yōu)先編碼器，74148是8線-3線二進(jìn)制優(yōu)先編碼器。此處僅介紹74148，其邏輯符號(hào)和真值表分別如圖2-23和表2-11所示。國標(biāo)符號(hào)中的“HPRI/BIN”是二進(jìn)制優(yōu)先編碼器的限定符，H表示高者優(yōu)先；Z和V分別表示“互連關(guān)聯(lián)”和“或關(guān)聯(lián)”。第八十頁，共188頁。圖2-23優(yōu)先編碼器74148的邏輯符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第八十一頁，共188頁。表2–11優(yōu)先編碼器74148的真值表第八十二頁，共188頁。3.編碼器的擴(kuò)展圖2-2416線-4線優(yōu)先編碼器第八十三頁，共188頁。2.2.4譯碼器譯碼是編碼的逆過程，其作用正好與編碼相反。它將輸入代碼轉(zhuǎn)換成特定的輸出信號(hào)，恢復(fù)代碼的“本意”。在數(shù)字電路中，能夠?qū)崿F(xiàn)譯碼功能的邏輯部件稱為譯碼器(Decoder)。如果譯碼器有n位譯碼輸入和m個(gè)譯碼輸出信號(hào)，且m=2n，則該譯碼器稱為全譯碼器，否則就稱為部分譯碼器。譯碼器有變量譯碼器和顯示譯碼器之分。用于變量譯碼的譯碼器稱為變量譯碼器，用于顯示譯碼的譯碼器稱為顯示譯碼器。第八十四頁，共188頁。1.變量譯碼器1)3線-8線譯碼器74138圖2-253線-8線譯碼器74138邏輯符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第八十五頁，共188頁。表2–123線—8線譯碼器74138真值表第八十六頁，共188頁。從真值表可見，74138譯碼器的譯碼輸出是低電平有效，SA、 是它的使能控制輸入，只有當(dāng)時(shí)，譯碼器才能工作，此時(shí)，每一個(gè)譯碼輸出信號(hào)為譯碼輸入變量A2、A1、A0的一個(gè)最大項(xiàng)Mi（或最小項(xiàng)mi的“非”，(因?yàn)?:第八十七頁，共188頁。2)4線-16線譯碼器74154圖2-264線-16線譯碼器74154邏輯符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第八十八頁，共188頁。表2–134線-16線譯碼器74154真值表第八十九頁，共188頁。續(xù)表第九十頁，共188頁。表2-14用4線-16線譯碼器74154構(gòu)成BCD譯碼器第九十一頁，共188頁。圖2-2774154構(gòu)成5421BCD譯碼器第九十二頁，共188頁。2.顯示譯碼器1)七段顯示數(shù)碼管的原理發(fā)光二極管是一種半導(dǎo)體顯示器件，其基本結(jié)構(gòu)是由磷化鎵、砷化鎵或磷砷化鎵等材料構(gòu)成的PN結(jié)。當(dāng)PN結(jié)外加正向電壓時(shí)，P區(qū)的多數(shù)載流子——空穴向N區(qū)擴(kuò)散，N區(qū)的多數(shù)載流子——電子向P區(qū)擴(kuò)散，當(dāng)電子和空穴復(fù)合時(shí)會(huì)釋放能量，并發(fā)出一定波長的光。將七個(gè)發(fā)光二極管按一定的方式連接在一起，就構(gòu)成了七段顯示數(shù)碼管，其形狀如圖2-28(a)所示。顯示哪個(gè)字型，相應(yīng)段的發(fā)光二極管就發(fā)光。第九十三頁，共188頁。圖2-28七段顯示數(shù)碼管結(jié)構(gòu)(a)七段顯示器；(b)共陰極連接；(c)共陽極連接第九十四頁，共188頁。(2)七段顯示譯碼器7448圖2-29七段顯示譯碼器7448邏輯符號(hào)(a)國標(biāo)符號(hào)；(b)慣用符號(hào)第九十五頁，共188頁。表2-15七段顯示譯碼器7448真值表第九十六頁，共188頁。圖2-30具有滅零控制功能的八位數(shù)碼顯示系統(tǒng)第九十七頁，共188頁。

3.譯碼器的擴(kuò)展與應(yīng)用1)譯碼器的擴(kuò)展利用譯碼器的使能端，可以對(duì)譯碼器的規(guī)模進(jìn)行擴(kuò)展。例如3線-8線譯碼器74138有3個(gè)使能輸入端，其中SA是高電平使能，是低電平使能。合理使用這些使能輸入端，不附加任何電路即可擴(kuò)展其譯碼功能，構(gòu)成4線-16線譯碼器、5線-32線譯碼器、6線-64線譯碼器，甚至于更多線的譯碼器。第九十八頁，共188頁。【例2-7】將3線-8線譯碼器74138擴(kuò)展為4線-16線譯碼器。

解將兩片74138擴(kuò)展成4線-16線譯碼器的電路如圖2-31所示。當(dāng)輸入變量A3為0時(shí)，片1的端接低電平，在外部使能端為0時(shí)允許譯碼，其輸出取決于輸入變量A2、A1、A0；片2的SA端為0，禁止譯碼，其輸出皆為1。當(dāng)輸入變量A3為1時(shí)，片1的 端為1，禁止譯碼，其輸出皆為1。片2的SA端為1，在外部使能端為0時(shí)允許譯碼，其輸出狀態(tài)由輸入變量A2、A1、A0決定。由此可見，該電路實(shí)現(xiàn)了4線-16線譯碼。第九十九頁，共188頁。圖2–3174138擴(kuò)展為4線-16線譯碼器第一百頁，共188頁。2)譯碼器的應(yīng)用①譯碼器可在在計(jì)算機(jī)系統(tǒng)中用作地址譯碼器。計(jì)算機(jī)系統(tǒng)中的眾多器件(例如寄存器、存儲(chǔ)器)和外設(shè)(例如鍵盤、顯示器、打印機(jī)等)接口都通過統(tǒng)一的地址總線B(AddressBus)、數(shù)據(jù)總線DB(DataBus)、控制總線CB(ControlBus)與CPU相連，如圖2-32所示。第一百零一頁，共188頁。圖2-32譯碼器在計(jì)算機(jī)系統(tǒng)中的應(yīng)用第一百零二頁，共188頁。②可用譯碼器實(shí)現(xiàn)數(shù)據(jù)分配器。數(shù)據(jù)分配器(Demultiplexer/DataDistributor)是將一路輸入數(shù)據(jù)分配給多路數(shù)據(jù)輸出中的某一路輸出的一種組合邏輯電路，與時(shí)分復(fù)用通信中接收端電子開關(guān)的功能類似。國標(biāo)符號(hào)中規(guī)定用DX作為數(shù)據(jù)分配器的限定符。四路數(shù)據(jù)分配器的慣用符號(hào)和真值表如圖2-33所示，其中D為一路數(shù)據(jù)輸入，D3～D0為四路數(shù)據(jù)輸出，A1、A0為地址選擇碼輸入。其輸出函數(shù)表達(dá)式為第一百零三頁，共188頁。圖2-33數(shù)據(jù)分配器的慣用符號(hào)和真值表(a)慣用符號(hào)；(b)真值有第一百零四頁，共188頁。圖2-3474138實(shí)現(xiàn)四路數(shù)據(jù)分配器第一百零五頁，共188頁。表2-1674138實(shí)現(xiàn)四路數(shù)據(jù)分配器第一百零六頁，共188頁。圖2-3574138實(shí)現(xiàn)八路數(shù)據(jù)分配器第一百零七頁，共188頁。(3)其它應(yīng)用譯碼器除了作譯碼器和實(shí)現(xiàn)數(shù)據(jù)分配器外，還可以有別的一些應(yīng)用。例如，與計(jì)數(shù)器結(jié)合使用，可以構(gòu)成脈沖分配器；與三態(tài)門結(jié)合，可以構(gòu)成數(shù)據(jù)選擇器；附加少量邏輯門，還可實(shí)現(xiàn)組合邏輯函數(shù)。第一百零八頁，共188頁。2.2.5數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器的邏輯功能數(shù)據(jù)選擇器(Multiplexer/DataSelector)是一種能從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出的組合邏輯電路，與時(shí)分復(fù)用通信中發(fā)送端電子開關(guān)的功能類似。國標(biāo)符號(hào)中規(guī)定用MUX作為數(shù)據(jù)選擇器的限定符。目前常用的數(shù)據(jù)選擇器有二選一、四選一、八選一和十六選一等多種類型。二選一的慣用邏輯符號(hào)及真值表如圖2-36所示，其中D0、D1是兩路數(shù)據(jù)輸入，A0為地址選擇碼輸入，Y為數(shù)據(jù)選擇器的輸出。從真值表可見，當(dāng)A0=0時(shí)，選擇D0輸出；當(dāng)A0=1時(shí)，選擇D1輸出。它的輸出函數(shù)表達(dá)式為第一百零九頁，共188頁。圖2-36二選一符號(hào)及真值表圖2-37四選一符號(hào)及真值表(a)慣用符號(hào)；(b)真值表第一百一十頁，共188頁。四選一的慣用邏輯符號(hào)及真值表如圖2-37示，其中，D0、D1、D2、D3是四路數(shù)據(jù)輸入，A1、A0為地址選擇碼輸入，Y為數(shù)據(jù)選擇器的輸出。將地址選擇碼轉(zhuǎn)換為十進(jìn)制數(shù)，就是要選擇一路數(shù)據(jù)D的序號(hào)下標(biāo)。由此不難寫出四選一的輸出函數(shù)表達(dá)式為更大規(guī)模的數(shù)據(jù)選擇器的慣用符號(hào)、真值表及表達(dá)式可以類似得出。第一百一十一頁，共188頁。2.MSI數(shù)據(jù)選擇器1)雙四選一數(shù)據(jù)選擇器74153雙四選一數(shù)據(jù)選擇器74153的慣用符號(hào)和真值表如圖2-38所示(一片74153包含兩個(gè)四選一)。從圖中可見，它和四選一的一般符號(hào)相比，多了一個(gè)選通使能端。當(dāng)時(shí)，74153不工作，輸出Y為0；當(dāng)時(shí)，74153正常工作。因此第一百一十二頁，共188頁。圖2-3874153慣用符號(hào)及真值表第一百一十三頁，共188頁。圖2-3974153國標(biāo)符號(hào)(a)慣用符號(hào)；(b)真值表第一百一十四頁，共188頁。2)八選一數(shù)據(jù)選擇器74151圖2-4074151邏輯符號(hào)與真值表(a)國標(biāo)符號(hào)；(b)慣用符號(hào)；(c)真值表第一百一十五頁，共188頁。為了簡潔起見，74151的輸出函數(shù)表達(dá)式以A2、A1、A0的最小項(xiàng)形式給出第一百一十六頁，共188頁。3.數(shù)據(jù)選擇器的擴(kuò)展與應(yīng)用1)數(shù)據(jù)選擇器的擴(kuò)展圖2-41數(shù)據(jù)選擇器的通道擴(kuò)展(三十二選一)第一百一十七頁，共188頁。2)數(shù)據(jù)選擇器的應(yīng)用用作多路數(shù)字開關(guān)。②實(shí)現(xiàn)數(shù)據(jù)并/串轉(zhuǎn)換。第一百一十八頁，共188頁。圖2-42由74151構(gòu)成的8位并/串轉(zhuǎn)換電路與真值表(a)電路；(b)真值表第一百一十九頁，共188頁。2.3組合邏輯電路分析2.3.1門級(jí)電路分析1.分析步驟由邏輯門構(gòu)成的組合邏輯電路，其分析過程通常分為以下三個(gè)步驟：①根據(jù)給定的邏輯電路，寫出輸出函數(shù)的邏輯表達(dá)式；②根據(jù)已寫出的輸出函數(shù)的邏輯表達(dá)式，列出真值表；③根據(jù)邏輯表達(dá)式或真值表，判斷電路的邏輯功能。第一百二十頁，共188頁。2.分析舉例【例2-8】分析圖2-43所示組合邏輯電路的功能。解其真值表如表2-17所示。從真值表可以看出，三個(gè)輸入變量中，當(dāng)有兩個(gè)或兩個(gè)以上的輸入變量取值為1時(shí)，輸出F=1，否則F=0。因此。該電路實(shí)際上是對(duì)輸入變量為“1”的個(gè)數(shù)的多少進(jìn)行判斷，“多數(shù)”為1時(shí)，輸出F=1。如果將A、B、C分別看做三人對(duì)某一提案表決，“1”表示贊成，“0”表示不贊成；將F看作對(duì)該提案的表決結(jié)果，“1”表示提案獲得通過，“0”表示提案未獲得通過，則該電路便實(shí)現(xiàn)了一種按照少數(shù)服從多數(shù)原則進(jìn)行投票表決的功能。因此可以判斷，該電路是一種“表決電路”。第一百二十一頁，共188頁。圖2-43例2-8電路第一百二十二頁，共188頁。表2–17真值表第一百二十三頁，共188頁?！纠?-9】分析圖2-44所示組合邏輯電路的功能。解這是一個(gè)多輸出函數(shù)，其輸出表達(dá)式為整理上式得第一百二十四頁，共188頁。圖2-44例2-9電路第一百二十五頁，共188頁。表2-18例2-9真值表第一百二十六頁，共188頁。2.3.2模塊級(jí)電路分析1.分析方法①能寫出給定邏輯電路的輸出邏輯函數(shù)表達(dá)式時(shí)，盡量寫出表達(dá)式，然后列出真值表，判斷電路的邏輯功能；②不能寫出表達(dá)式、但能根據(jù)模塊的功能及連接方法列出電路的真值表時(shí)，盡量列出真值表，從真值表判斷電路的邏輯功能；③既不能寫出邏輯表達(dá)式、也不能列出真值表時(shí)，可根據(jù)所使用模塊的功能及連接方法，通過分析和推理，判斷電路的邏輯功能。第一百二十七頁，共188頁。

2．分析舉例【例2-10】分析圖2-45所示組合邏輯電路的功能。圖2-45例2-10電路第一百二十八頁，共188頁。

解該電路由兩片四選一選擇器和一個(gè)非門構(gòu)成，可以寫出J和S的輸出函數(shù)表達(dá)式：整理得第一百二十九頁，共188頁。

【例2-11】分析圖2-46所示組合邏輯電路的功能。已知輸入B3B2B1B0為5421BCD碼。解該電路由1片4位二進(jìn)制數(shù)比較器和1片4位二進(jìn)制數(shù)加法器構(gòu)成，要寫出表達(dá)式已經(jīng)比較困難?？梢灾苯痈鶕?jù)加法器和比較器的功能，列出電路的真值表，如表2-19所示。第一百三十頁，共188頁。圖2-46例2-11電路第一百三十一頁，共188頁。表2-19例2-11電路真值表從真值表可見，輸入B3B2B1B0是5421BCD碼時(shí)，輸出Y3Y2Y1Y0為8421BCD碼，因此，該電路是一個(gè)5421BCD/8421BCD轉(zhuǎn)換電路。第一百三十二頁，共188頁?！纠?-12】分析圖2-47所示組合邏輯電路的功能。已知輸入A3A2A1A0和B3B2B1B0均為余3碼。

解本電路有8個(gè)輸入變量和5個(gè)輸出變量，無論是寫輸出函數(shù)表達(dá)式還是列真值表，都非常困難。要分析該電路功能，只能從加法器7483的功能及連接方式入手。從圖2－47可見，當(dāng)兩個(gè)余3碼相加后無進(jìn)位，即7483-1的C4=0(和數(shù)≤9)時(shí)，其和數(shù)與1101相加后作為電路的輸出；當(dāng)兩個(gè)余3碼相加后有進(jìn)位，即7483-1的C4=1(和數(shù)≥10)時(shí)，其和數(shù)與0011相加后作為電路的輸出。加1101相當(dāng)于減0011，即減3，加0011相當(dāng)于加3，所以7483-2實(shí)際上是對(duì)余3碼相加后的結(jié)果進(jìn)行±3調(diào)整，使電路輸出Y3Y2Y1Y0也是余3碼。其中，Y3Y2Y1Y0為個(gè)位輸出，Y4為進(jìn)位輸出（1表示十位為1，0表示十位為0）。因此，該電路是一個(gè)余3碼加法器，其調(diào)整規(guī)則可參照8421BCD加法的方式進(jìn)行推導(dǎo)。第一百三十三頁，共188頁。圖2-47例2-12電路第一百三十四頁，共188頁。2.4組合邏輯電路設(shè)計(jì)2.4.1門級(jí)電路設(shè)計(jì)1．設(shè)計(jì)步驟用邏輯門設(shè)計(jì)組合邏輯電路時(shí)，一般需要經(jīng)過與分析過程相反的以下三個(gè)步驟:①根據(jù)功能要求列出待設(shè)計(jì)電路的真值表；②根據(jù)真值表求出與邏輯門類型相適應(yīng)的輸出函數(shù)的最簡表達(dá)式；③根據(jù)輸出函數(shù)表達(dá)式畫出實(shí)現(xiàn)電路。第一百三十五頁，共188頁。

2.設(shè)計(jì)舉例【例2-13】設(shè)計(jì)一個(gè)組合邏輯電路，其輸入ABCD為8421BCD碼。當(dāng)輸入BCD數(shù)能被4或5整除時(shí)，電路輸出F=1，否則F=0。試分別用或非門和與或非門實(shí)現(xiàn)。

解根據(jù)題意，可列出該電路的真值表如表2-20所示，卡諾圖如圖2-48所示。第一百三十六頁，共188頁。表2-20真值表第一百三十七頁，共188頁。圖2-48例2-13卡諾圖第一百三十八頁，共188頁。由于要求用或非門和與或非門實(shí)現(xiàn)，因此應(yīng)在卡諾圖上圈“0”，求出最簡或與式后，先通過摩根定律將其變換為“或非-或非”式和“與或非”式，然后就可以用相應(yīng)的邏輯門實(shí)現(xiàn)。從卡諾圖讀出F的最簡或與式為，利用摩根定律對(duì)其變換得由此得到用或非門和與或非門實(shí)現(xiàn)的電路如圖2-49所示。第一百三十九頁，共188頁。圖2-49例2-13電路(a)或非門實(shí)現(xiàn)；(b)與或非門實(shí)現(xiàn)第一百四十頁，共188頁。【例2-14】某廠有A、B、C三個(gè)車間和Y、Z兩臺(tái)發(fā)電機(jī)。如果一個(gè)車間開工，啟動(dòng)Z發(fā)電機(jī)即可滿足使用要求；如果兩個(gè)車間同時(shí)開工，啟動(dòng)Y發(fā)電機(jī)即可滿足使用要求；如果三個(gè)車間同時(shí)開工，則需要同時(shí)啟動(dòng)Y、Z兩臺(tái)發(fā)電機(jī)才能滿足使用要求。試僅用與非門和異或門兩種邏輯門設(shè)計(jì)一個(gè)供電控制電路，使電力負(fù)荷達(dá)到最佳匹配。解用“0”表示該廠車間不開工或發(fā)電機(jī)不工作，用“1”表示該廠車間開工或發(fā)電機(jī)工作。為使電力負(fù)荷達(dá)到最佳匹配，應(yīng)該根據(jù)車間的開工情況即負(fù)荷情況，來決定兩臺(tái)發(fā)電機(jī)的啟動(dòng)與否。因此，此處的供電控制電路中，A、B、C是輸入變量，Y、Z是輸出變量。由此列出電路的真值表如表2-21所示。第一百四十一頁，共188頁。表2-21第一百四十二頁，共188頁。圖2-50例2-14卡諾圖第一百四十三頁，共188頁。Y、Z的輸出函數(shù)表達(dá)式為第一百四十四頁，共188頁。圖2-51例2-14電路第一百四十五頁，共188頁。

3.邏輯門多余輸入端的處理當(dāng)設(shè)計(jì)過程中邏輯門有多余輸入端時(shí)，一般可按照以下方法進(jìn)行處理：①與門、與非門的多余輸入端可接到邏輯1所對(duì)應(yīng)的電平上，或和使用的“與”輸入端接到一起；②或門、或非門的多余輸入端可接到邏輯0所對(duì)應(yīng)的電平上，或和使用的“或”輸入端接到一起；③與或非門與項(xiàng)多余輸入端的處理方法和與門、與非門相同，但多余的與項(xiàng)至少應(yīng)有一個(gè)輸入端接到邏輯0所對(duì)應(yīng)的電平上，或完全和使用的與項(xiàng)并聯(lián)；第一百四十六頁，共188頁。④異或門的多余輸入端接到邏輯1所對(duì)應(yīng)的電平上，功能上當(dāng)作非門使用；⑤同或門的多余輸入端接到邏輯0所對(duì)應(yīng)的電平上，功能上當(dāng)作非門使用；⑥邏輯門輸入端并接增加了前級(jí)電路的負(fù)載，一般不用這種多余輸入端處理方法；⑦TTL邏輯門多余輸入端可以懸空，且相當(dāng)于接邏輯1，但容易引入干擾；CMOS邏輯門多余輸入端不可以懸空，必須進(jìn)行適當(dāng)連接。第一百四十七頁，共188頁。2.4.2模塊級(jí)電路設(shè)計(jì)

1．用加法器實(shí)現(xiàn)特殊代碼轉(zhuǎn)換【例2-15】用7483實(shí)現(xiàn)5421BCD碼/8421BCD碼轉(zhuǎn)換。解設(shè)5421BCD碼為ABCD，8421BCD為WXYZ。從編碼表可知，二者存在如下關(guān)系第一百四十八頁，共188頁。圖2-52例2-15電路第一百四十九頁，共188頁。

【例2-16】用7483實(shí)現(xiàn)兩位8421BCD碼/二進(jìn)制數(shù)轉(zhuǎn)換。

解兩位8421BCD碼需要7位二進(jìn)制數(shù)表示，BCD碼與二進(jìn)制數(shù)權(quán)值的對(duì)應(yīng)關(guān)系如表2-22所示，“*”表示該位置的二進(jìn)制數(shù)為1。從表中可寫出各二進(jìn)制數(shù)位的加法關(guān)系式第一百五十頁，共188頁。表2-22BCD碼與二進(jìn)制數(shù)權(quán)值對(duì)應(yīng)表第一百五十一頁，共188頁。由于加法器的任意一位僅允許加數(shù)、被加數(shù)和低位進(jìn)位3個(gè)輸入，所以b3、b4的邏輯值必須經(jīng)過兩次加法運(yùn)算才能獲得。為了便于用加法器實(shí)現(xiàn)，現(xiàn)將b3、b4的表達(dá)式進(jìn)行分組并改寫如下：第一百五十二頁，共188頁。圖2-53例2-16電路第一百五十三頁，共188頁。

2．用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)如前所述，變量譯碼器是一種最小項(xiàng)或最大項(xiàng)發(fā)生器，而任何組合邏輯函數(shù)都可以用最小項(xiàng)或最大項(xiàng)來表示，因此，用譯碼器可以實(shí)現(xiàn)任何組合邏輯函數(shù)。對(duì)于最小項(xiàng)表示的邏輯函數(shù)，有（高電平有效譯碼器，外加或門）（低電平有效譯碼器，外加與非門）第一百五十四頁，共188頁。對(duì)于最大項(xiàng)表示的邏輯函數(shù)，有（低電平有效譯碼器，外加與門）（高電平有效譯碼器，外加或非門）可見，用譯碼器外加一個(gè)邏輯門，可以非常方便地實(shí)現(xiàn)最小項(xiàng)表達(dá)式或最大項(xiàng)表達(dá)式。當(dāng)邏輯函數(shù)不是標(biāo)準(zhǔn)式時(shí)，應(yīng)先變成標(biāo)準(zhǔn)式。用譯碼器實(shí)現(xiàn)多輸出函數(shù)時(shí)，優(yōu)勢特別明顯。第一百五十五頁，共188頁。

【例2-17】用74138設(shè)計(jì)一個(gè)1位二進(jìn)制數(shù)全減器。

解1位二進(jìn)制數(shù)全減器的真值表如表2-23所示，其中Ai、Bi分別為被減數(shù)和減數(shù)輸入，Ci為相鄰低位的借位輸入，Si為本位差輸出，Ci+1為向相鄰高位的借位輸出。從真值表可以直接寫出借位輸出Ci+1和差輸出Si的最小項(xiàng)表達(dá)式第一百五十六頁，共188頁。表2-23全減器真值表第一百五十七頁，共188頁。圖2-541位二進(jìn)制全減器電路第一百五十八頁，共188頁。

【例2-18】用高電平譯碼輸出有效的3線-8線譯碼器實(shí)現(xiàn)邏輯函數(shù)F(A,B,C)=∑m(0,1,3,4,6)

解雖然該邏輯函數(shù)可以直接用譯碼器和一個(gè)5輸入或門實(shí)現(xiàn)，但經(jīng)如下變形后，實(shí)現(xiàn)更簡單：第一百五十九頁，共188頁。圖2-55例2-18電路第一百六十頁，共188頁。3．用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)1)比較法所謂比較法，就是將要實(shí)現(xiàn)的邏輯函數(shù)變?yōu)榕c數(shù)據(jù)選擇器輸出函數(shù)表達(dá)式相同的形式，從中確定數(shù)據(jù)選擇器的地址選擇變量和數(shù)據(jù)輸入變量，最后得出實(shí)現(xiàn)電路。第一百六十一頁，共188頁?！纠?-19】用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)解仔細(xì)觀察函數(shù)F可以看出，F(xiàn)的各個(gè)與項(xiàng)均包含變量A、C，因此，用A、C作地址選擇碼是合適的。將F作如下變形:并與四選一的邏輯表達(dá)式進(jìn)行比較可見，地址選擇碼A1A0=AC，數(shù)據(jù)輸入分別為D0=0，D1=1，D2=D，，由此畫出實(shí)現(xiàn)電路如圖2-56所示。第一百六十二頁，共188頁。圖2–56例2-19電路第一百六十三頁，共188頁。2)卡諾圖法所謂卡諾圖法，就是利用卡諾圖來確定數(shù)據(jù)選擇器的地址選擇變量和數(shù)據(jù)輸入變量，最后得出實(shí)現(xiàn)電路。其實(shí)現(xiàn)步驟如下：①將卡諾圖畫成與數(shù)據(jù)選擇器相適應(yīng)的形式。數(shù)據(jù)選擇器有幾個(gè)地址選擇碼輸入端，邏輯函數(shù)的卡諾圖的某一邊就應(yīng)有幾個(gè)變量，這幾個(gè)變量將作為數(shù)據(jù)選擇器的地址選擇碼。②將要實(shí)現(xiàn)的邏輯函數(shù)填入卡諾圖并在卡諾圖上畫圈。由于數(shù)據(jù)選擇器輸出函數(shù)是與或型表達(dá)式且包含地址選擇碼的全部最小項(xiàng)，因此化簡時(shí)不僅要圈最小項(xiàng)，而且還只能順著地址選擇碼的方向圈，保證地址選擇變量不被化簡掉。第一百六十四頁，共188頁。③讀圖。讀圖時(shí)，地址選擇碼可以不讀出來，只讀出其它變量的化簡結(jié)果，這些結(jié)果就是地址選擇碼所選擇的數(shù)據(jù)輸入D的值。地址選擇碼與數(shù)據(jù)輸入D之間的對(duì)應(yīng)關(guān)系是:將地址選擇碼的二進(jìn)制數(shù)化為十進(jìn)制數(shù)，就是它所選擇的數(shù)據(jù)輸入D的下標(biāo)。④根據(jù)地址選擇碼和數(shù)據(jù)輸入值，畫出用數(shù)據(jù)選擇器實(shí)現(xiàn)的邏輯電路。需要說明的是，當(dāng)讀出的數(shù)據(jù)輸入D的表達(dá)式包含兩個(gè)或更多個(gè)變量時(shí)，需要在數(shù)據(jù)選擇器的基礎(chǔ)上外加邏輯門才能實(shí)現(xiàn)。但要注意盡可能不加門或少加門。此外，如果數(shù)據(jù)選擇器有使能端，使能端也要注意正確連接，以便使數(shù)據(jù)選擇器處于工作狀態(tài)。第一百六十五頁，共188頁?！纠?-20】用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F(W,X,Y,Z)=ΠM(2,3,14)·Πφ(1,4,5,11,12,15)

解用四選一選擇器實(shí)現(xiàn)該函數(shù)的卡諾圖如圖2-57(a)所示，原則上既可以選擇W、X作地址選擇碼，也可以選擇Y、Z作地址選擇碼。對(duì)于本題而言，如果選擇Y、Z作四選一的地址選擇碼，則需要外加邏輯門。因此，這里選擇W、X作四選一的地址選擇碼。為了保證W、X不被化簡掉，此時(shí)卡諾圈應(yīng)順著WX一行一行地圈。由此得出，D1=1，D2=1，D3=Z，實(shí)現(xiàn)電路如圖2-57(b)所示。第一百六十六頁，共188頁。圖2-57用四選一選擇器實(shí)現(xiàn)例2-20函數(shù)的卡諾圖和電路(a)卡諾圖(b)電路第一百六十七頁，共188頁。

【例2-21】用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)上例中的邏輯函數(shù)功能。

解用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)的卡諾圖如圖2-58(a)所示。這里選擇X、Y、Z作八選一的地址選擇碼。為了保證X、Y、Z不被化簡掉，此時(shí)卡諾圈應(yīng)順著XYZ一列一列地圈。由此得出D0=1，D1=1，D2=W，D3=0，D4=0，D5=1，D6=W，D7=1，實(shí)現(xiàn)電路如圖2-58(b)所示。第一百六十八頁，共188頁。圖2-58八選一選擇器實(shí)現(xiàn)例2-21函數(shù)的卡諾圖和電路(a)卡諾圖；(b)電路第一百六十九頁，共188頁。2.5組合邏輯電路中的競爭與險(xiǎn)象電路在實(shí)際工作過程中，由于某些因素的影響，其輸入輸出關(guān)系有可能會(huì)瞬間偏離真值表，產(chǎn)生短暫的錯(cuò)誤輸出，造成邏輯功能的瞬時(shí)紊亂，經(jīng)過一段過渡時(shí)間后才到達(dá)原先所期望的狀態(tài)。這種現(xiàn)象稱為邏輯電路的冒險(xiǎn)現(xiàn)象(Hazard)，簡稱險(xiǎn)象。瞬間的錯(cuò)誤輸出稱為毛刺(Glitch)。邏輯電路的險(xiǎn)象持續(xù)時(shí)間雖然不長，但危害卻不可忽視。尤其是當(dāng)組合邏輯電路