EDA技術實用教程課后答案-潘松版

/－—－-－—--－——--————-－Pagｅ1-—－－－——－--－—－—－—--—--－－第一章1-1EDＡ技術與ASIC設計和FＰGA開發(fā)有什么關系?P3~4

答：利用EDＡ技術進行電子系統(tǒng)設計的最后目標是完成專用集成電路ASＩC的設計和實現(xiàn);ＦPＧA和CPＬD是實現(xiàn)

這一途徑的主流器件。FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASＩＣ。FPGＡ和CPLＤ的應用是ＥＤA技術?

有機融合軟硬件電子設計技術、SoC（片上系統(tǒng))和AＳIＣ設計，以及對自動設計與自動實現(xiàn)最典型的詮釋。

1－2與軟件描述語言相比，VHDＬ有什么特點?P6

答:編譯器將軟件程序翻譯成基于某種特定CPU的機器代碼，這種代碼僅限于這種ＣＰU而不能移植，并且機器?

代碼不代表硬件結構，更不能改變ＣＰU的硬件結構，只能被動地為其特定的硬件電路結構所利用.綜合器將VHDL?程序轉化的目標是底層的電路結構網表文件，這種滿足VＨDL設計程序功能描述的電路結構，不依賴于任何特定硬?

件環(huán)境；具有相對獨立性。綜合器在將VHDＬ(硬件描述語言)表達的電路功能轉化成具體的電路結構網表過程中，具?

有明顯的能動性和創(chuàng)造性,它不是機械的一一對應式的“翻譯”，而是根據(jù)設計庫、工藝庫以及預先設置的各類約

束條件，選擇最優(yōu)的方式完成電路結構的設計.

ｌ-3什么是綜合？有哪些類型?綜合在電子設計自動化中的地位是什么？P５

什么是綜合？答：在電子設計領域中綜合的概念可以表示為:將用行為和功能層次表達的電子系統(tǒng)轉換為低層

次的便于具體實現(xiàn)的模塊組合裝配的過程。

有哪些類型？答：（1)從自然語言轉換到VHDＬ語言算法表示，即自然語言綜合。（2）從算法表示轉換到寄存器

?傳輸級(ＲｅgisteｒＴranｓpoｒtLeｖel,RTL）,即從行為域到結構域的綜合，即行為綜合.(3）從RTＬ級表示轉換到邏

輯門（包括觸發(fā)器）的表示，即邏輯綜合.（４）從邏輯門表示轉換到版圖表示(AＳＩC設計)，或轉換到FPGA的配置網表?文件，可稱為版圖綜合或結構綜合。

?綜合在電子設計自動化中的地位是什么?答:是核心地位（見圖１－3).綜合器具有更復雜的工作環(huán)境,綜合器?

在接受ＶＨDL程序并準備對其綜合前，必須獲得與最終實現(xiàn)設計電路硬件特征相關的工藝庫信息,以及獲得優(yōu)化綜

?合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息,將ＶHＤL程序轉化成電路實現(xiàn)的相關信息.??1—４在EDＡ技術中，自頂向下的設計方法的重要意義是什么?P7~10

答:在ＥDＡ技術應用中,自頂向下的設計方法，就是在整個設計流程中各設計環(huán)節(jié)逐步求精的過程。?

1-5IP在ＥDＡ技術的應用和發(fā)展中的意義是什么？P11~12

?答：IＰ核具有規(guī)范的接口協(xié)議,良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。

第二章??２-1敘述ＥDA的FＰGA/CＰLＤ設計流程。P１３~1６

?答:1。設計輸入（原理圖/HDＬ文本編輯）；2。綜合;３.適配;４。時序仿真與功能仿真；5.編程下載；6.硬件測試。

?2-２IP是什么?IP與EDA技術的關系是什么？Ｐ2４～２6

?ＩＰ是什么？答：ＩＰ是知識產權核或知識產權模塊，用于AＳIC或FPGA／CPLD中的預先設計好的電路功能模塊。

IＰ與ＥＤＡ技術的關系是什么？答:IP在EDA技術開發(fā)中具有十分重要的地位;與EＤＡ技術的關系分有軟IP、??固IＰ、硬ＩP：軟ＩP是用VHDL等硬件描述語言描述的功能塊,并不涉及用什么具體電路元件實現(xiàn)這些功能;軟ＩP

?通常是以硬件描述語言HDＬ源文件的形式出現(xiàn)。固IＰ是完成了綜合的功能塊，具有較大的設計深度，以網表文件

?的形式提交客戶使用.硬IP提供設計的最終階段產品:掩模.?

2—3敘述ＡSIC的設計方法.P18～19

答:AＳIC設計方法，按版圖結構及制造方法分有半定制(Ｓｅmｉ-custoｍ)和全定制(Full-cｕｓｔom)兩種實現(xiàn)方法。?

全定制方法是一種基于晶體管級的，手工設計版圖的制造方法.

半定制法是一種約束性設計方式，約束的目的是簡化設計,縮短設計周期,降低設計成本,提高設計正確率.

?半定制法按邏輯實現(xiàn)的方式不同,可再分為門陣列法、標準單元法和可編程邏輯器件法.

2－4FPGＡ／ＣＰLD在ＡSIＣ設計中有什么用途?Ｐ1６,18

答：FPGＡ/CPLＤ在ＡＳIＣ設計中，屬于可編程ＡSIC的邏輯器件;使設計效率大為提高,上市的時間大為縮短。?

２-5簡述在基于FPGA/CPLＤ的EDA設計流程中所涉及的ＥDＡ工具，及其在整個流程中的作用.P19～23?

答:基于ＦＰGA/ＣPＬD的EDA設計流程中所涉及的EＤＡ工具有：設計輸入編輯器(作用：接受不同的設計輸?—-—－－－--－－－-—－－———--Ｐａｇe２－-——-—-－－-－—-－—－－-—入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HＤL的文本輸入方式。）;HＤＬ綜合器(作用：?

HDＬ綜合器根據(jù)工藝庫和約束條件信息，將設計輸入編輯器提供的信息轉化為目標器件硬件結構細節(jié)的信息,并在

數(shù)字電路設計技術、化簡優(yōu)化算法以及計算機軟件等復雜結體進行優(yōu)化處理）；仿真器（作用：行為模型的表達、

電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試）；適配器（作用：完成目標系統(tǒng)在器件上的布局和布線）;下?

載器(作用：把設計結果信息下載到對應的實際器件，實現(xiàn)硬件設計）。

?第三章?

3－1OLMC(輸出邏輯宏單元）有何功能？說明ＧAL是怎樣實現(xiàn)可編程組合電路與時序電路的。Ｐ34～36

OＬMC有何功能？答:ＯLMC單元設有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器

輸出、寄存器輸出雙向口等.

說明ＧAL是怎樣實現(xiàn)可編程組合電路與時序電路的?答：GAL(通用陣列邏輯器件）是通過對其中的OLMC

（輸出邏輯宏單元)的編程和三種模式配置（寄存器模式、復合模式、簡單模式）,實現(xiàn)組合電路與時序電路設計

的。?

3—2什么是基于乘積項的可編程邏輯結構？Ｐ３3~34,40

答:GAＬ、ＣPＬD之類都是基于乘積項的可編程結構;即包含有可編程與陣列和固定的或陣列的PAＬ（可編程陣??列邏輯)器件構成.

?3－3什么是基于查找表的可編程邏輯結構？Ｐ40~41?

答:FＰGＡ（現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結構.

3-4FPGＡ系列器件中的LAB有何作用？Ｐ４3~45

答：FＰGA（Cｙｃlone/CｙclｏneII）系列器件主要由邏輯陣列塊LAＢ、嵌入式存儲器塊（EAB）、I／O單元、嵌入??式硬件乘法器和PLL等模塊構成;其中ＬAB(邏輯陣列塊)由一系列相鄰的LＥ(邏輯單元）構成的；FPGA可編程?

資源主要來自邏輯陣列塊LAＢ。?

３－5與傳統(tǒng)的測試技術相比，邊界掃描技術有何優(yōu)點？P47～50

答:使用BST（邊界掃描測試）規(guī)范測試,不必使用物理探針，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)

據(jù)?？朔鹘y(tǒng)的外探針測試法和“針床”夾具測試法來無法對IC內部節(jié)點無法測試的難題。

?３-6解釋編程與配置這兩個概念。P58

?答：編程:基于電可擦除存儲單元的ＥEPRＯＭ或Ｆlash技術。CＰLD一股使用此技術進行編程。ＣＰLD被編程后改??變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編

程次數(shù)有限，編程的速度不快。?配置：基于SRAM查找表的編程單元.編程信息是保存在SRAＭ中的，ＳRAＭ在掉電后編程信息立即丟失,在??下次上電后，還需要重新載入編程信息。大部分ＦPGA采用該種編程工藝。該類器件的編程一般稱為配置。對于ＳRＡM?

型FPＧA來說,配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。?

3-7請參閱相關資料，并回答問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯結構的PＬD器件歸類為

CPLD；將基于查找表的可編程邏輯結構的PＬD器什歸類為ＦPＧA，那么,AＰEＸ系列屬于什么類型PLD器件？ＭAＸ

ＩI系列又屬于什么類型的PＬD器件？為什么？P54～５6?

答:ＡPＥX（ＡdvanｃeｄLｏgicＥlｅmeｎｔMaｔriｘ)系列屬于ＦPGA類型PLD器件；編程信息存于SRＡM中。MAXII

系列屬于CPＬD類型的PLD器件；編程信息存于EEPROM中。?

第四章

?4－1：畫出與下例實體描述對應的原理圖符號元件：

?EＮＴITＹbｕf3sIＳ—－實體1:三態(tài)緩沖器?

PORT（input:INSＴD_LOＧIC；--輸入端?enable:INＳTD_ＬＯGIＣ;—-使能端?

ｏuｔput：OUTSTD_LＯGIＣ);—－輸出端?

ENDbuf3x;?———-—-—-－—－--－—-——－Paｇe3——－－－-－－—－－—-－-－—--—EＮTITＹmuｘ21IS—-實體2：2選1多路選擇器

?PORT（ｉn0，ｉn1,sｅl:INSTD_ＬOGＩC;

?ouｔput:OUTSTＤ＿LOGIＣ）；

?４-1。答案

4-2.圖3-30所示的是4選１多路選擇器，試分別用IF_ＴHEN語句和CASＥ語句的表達方式寫出此電路的VHＤL程序.

選擇控制的信號ｓ1和s0的數(shù)據(jù)類型為ＳTＤ_LOGIC_ＶECTOR;當ｓ１=＇0＇,s0='0＇；s１='0’，s0=＇1＇;s1='1＇，s0＝＇0'?

和s1=’１’，ｓ0=’１'分別執(zhí)行y〈=ａ、y<=b、y<=c、ｙ＜=ｄ。

?4-２。答案

ＬＩBRAＲＹIEEE；?

USＥＩEEE.SＴD_LＯGIC_1164。ＡLＬ；

ENTITYMＵX4１IＳ??ＰOＲＴ(s:INSTD_LOGIC_ＶＥCTOＲ(１DOWNTO0）;--輸入選擇信號?

a，b,c，d:INSTＤ_LOGIＣ;—－輸入信號

?y:OUＴＳTD_ＬOGIＣ);－－輸出端

ENDENTIＴY；?ARCHＩTＥCＴＵREARTOＦMUX41IＳ

BEGIN??ＰROCESS（s)?

BEGＩN??IF（S=＂０0")THENｙ<=a；?EＬSIF（S=＂0１”）THENy<=b；

?ELＳIF(Ｓ=＂10")THENy＜＝c;

ELSIＦ(S=＂11”)THＥNy<=ｄ；??ELＳＥy〈=NULＬ；

?ENDIF;

EＤNPROＣESS；

EＮDARＴ;

?LIBRＡRＹIEEE；

USEIEＥＥ．STD_LOGIC_１１64.ALL；??ENTIＴYMUX41IＳ

ＰＯRT（s：INSTD_LOＧＩC_VＥCＴＯR(１DOＷNTO0);—-輸入選擇信號?

a，b,c,d：ＩNSTD＿LOGIＣ;—－輸入信號

?y：OＵTSＴD_LOGIC）;—-輸出端

?ENDMUＸ41;?

ARCHITＥCTＵREＡＲTOFMＵX41IS

BEＧＩN

PＲＯCESS(s)??ＢEＧIN??CASEsIＳ

-—－—-－-—－—－——--—－—－——-—Pagｅ4-—-－-－—－———－-－－-—-—--——WHＥN“00"=＞ｙ<＝a；

?WHEN“0１”=>ｙ<=ｂ;

?ＷHEN“１0”=＞ｙ<＝c;

WHＥＮ“１1”＝>ｙ＜=d；?

WHEＮOＴHERS＝〉NULL；?EＮDＣASE;?

ENDPROCESＳ；

ENDＡRT；

4－３．圖３—３1所示的是雙2選1多路選擇器構成的電路MUXK，對于其中MUＸ21A,當s=＇0＇和＇1'時，分別有y<＝’a＇

和ｙ＜＝’b＇。試在一個結構體中用兩個進程來表達此電路,每個進程中用CＡSE語句描述一個2選１多路選擇器MUX２１A.

?4—3。答案??LIBRＡRYＩEEE;??USEIEEE。STD_LＯGIC_1164。ALL；?ENTＩＴYＭUＸ22１IS

?POＲＴ（ａ1，a2，a3：IＮＳTD＿LOGＩC_ＶＥCTOR（1DOWＮTＯ0);－－輸入信號

ｓ0,s1:INSＴD_LＯGIC;?

outy：OＵＴSTＤ_LOGＩＣ)；——輸出端

ENDENＴIＴY；?ARCHITＥCＴURＥＯNEＯFMUＸ２21IS??SIＧNALtmｐ:STD_LOＧIＣ;?

BＥGIＮ

?PR01：PRＯCESS（ｓ0）

BEGＩＮ?IFs0=”０”THENtmｐ<=a2；??ＥLＳEｔｍp<=ａ3；??ＥＮDIＦ;

ＥNＤPROCＥSS;

PR02:PROCESS(ｓ1）

BEＧIN

IFs1=”０”ＴＨEＮouty<=a１；

ELＳEｏｕty<=tmp；?

ＥＮDIF；??ENDPROCESＳ;?ENＤARCHＩTＥCTUＲＥONE;??EＮDＣAＳE；

4-4。下圖是一個含有上升沿觸發(fā)的D觸發(fā)器的時序電路,試寫出此電路的VHＤL設計文件.??４—4.答案?LIＢＲＡRYＩEEＥ;??USEIEEE.STD_ＬOGIＣ_11６4．ALL；

ＥNＴITYＭULTIIS??PORT(CL：INSTD_LOGIC;—－輸入選擇信號

?CＬK０:INSTD_LＯGIC；--輸入信號

OUT１：ＯＵTＳTＤ_LOGIＣ)；—－輸出端

EＮDEＮTITＹ;?

ARCHITＥCTUREＯＮEOFMUＬTIＩS?

SＩGNＡＬQ：ＳＴD_ＬＯＧIＣ;

—－－-—－-————-－Ｐage5－－－－-———————－—-—-－-－—－-ＢEGＩN?

PＲ01:ＰＲOCEＳS(CＬＫ０）?

BＥGIN

?ＩFＣＬK‘EVEＮTANDＣLＫ＝’1’??TＨENQ＜=ＮOＴ（ＣＬＯRQ）；ELSE?ＥNDIF;?

ENＤＰROＣESS；??PＲ02：PROCEＳS（ＣLＫ0）

?BEGIN?

OUT1〈=Q；?ENＤPROCＥＳＳ；

?ENＤAＲCHIＴEＣTUＲEＯＮＥ;

ENDPROCESS；

?４-5。給出1位全減器的VHDL描述。要求:

?(1)首先設計1位半減器,然后用例化語句將它們連接起來，圖３—３2中h_suber是半減器，ｄiff是輸出差，

s_ouｔ是借位輸出，sub_ｉn是借位輸入。

?（2)以1位全減器為基本硬件，構成串行借位的８位減法器，要求用例化語句來完成此項設計(減法運算是x–??y—sun_ｉn=dｉｆfr）?

4—5.答案

?底層文件1:oｒ2a.ＶＨD實現(xiàn)或門操作?ＬIＢRAＲYＩEＥE；

?USEIＥEE。STD＿ＬOＧIC_1１64．AＬL;

?USEIEＥE.STD＿LOＧIC_UNSIGNＥD.AＬL；

?ＥNTITYｏｒ2ａIＳ

?ＰＯRＴ（a，ｂ：IＮSTＤ＿LOGIC；?c:OUＴSTD_ＬＯGIＣ）；

?ENDENTITYor２a；

?ＡRCHITECＴUREoneOＦｏr2ａIS

?BEGIN??ｃ＜=ａORb；?ENDARCHITEＣTUＲEone；

底層文件2:ｈ＿ｓubｂer.VHＤ實現(xiàn)一位半減器??LＩＢＲＡＲYIEEE;

?USＥIEEE。ＳＴD_LOGIＣ_1164.ＡＬL；

ＵSＥIEEE。SＴD_LOGＩC_UNＳIGNED。ALL；?ENTIＴYｈ_sｕbberIS

?PORT（x,y：INＳTD_LOＧIC；?

diff，s＿ｏut::OUTSTD_LOGIC）；??EＮDENTITＹh_sｕbber;

?ＡRCHITEＣTUREOＮＥOFｈ＿sｕbberIS

SIGＮAＬxyz:SＴD_LOGIC_VECTOＲ(1DOWNTＯ０);??ＢEGIＮ??xyz〈=ｘ＆y；??PＲOＣESS（xｙz)

ＢEＧIN?CASＥxｙｚIS

WHＥN＂0０"=〉diff〈=＇0＇；ｓ_out<=’0＇;

WHEN＂01”=>diｆf〈=’1’；s_ｏuｔ〈＝’１’；??WHEＮ"10＂＝〉ｄiff<='1＇;s_out＜=’０’;

－-－—－-－—－-——－—--—-Pagｅ6—－－-——-—-—－-—－-－-－——ＷHＥN”11＂=〉ｄiff＜=＇0';s_out〈=’0'；??WHENOＴHＥＲS=>NULＬ；

ＥNDCAＳE；

ＥNＤＰROCEＳS;

?ENDARCHIＴEＣTUREＯNＥ；

頂層文件：ｆ_subbeｒ。ＶHD實現(xiàn)一位全減器?

LIＢＲＡRYIEEE；

?USEIEＥE．STD_ＬＯGIC_1１64。ALL;

?UＳEIEEE.SＴD＿ＬOGIC＿UNSIGNＥD。ALL；?

EＮTITＹf＿subberIS?PORT(x,y，ｓuｂ_in:ＩNSTD_LOGIC;

?diffr，sub_oｕｔ：ＯUTＳTD_LＯGIＣ）；

?ＥＮDＥNTＩTYf_subbｅr；

?ARCHITEＣTURＥONEＯFf_subｂerIS

?ＣOMPONENTｈ_sｕbber

PORT（x，y：IＮＳTＤ_LOGＩC;??dｉff，S＿oｕt：ＯUTSTD_LOGIC)；??ENDCOＭＰONEＮT;?

COMPONENToｒ2ａ

PORT(a,ｂ:ＩＮＳTD＿LOGIＣ;

c:OＵTＳTD_LOＧＩC);

?EＮDＣＯＭPOＮEＮT；??ＳIGNALd，ｅ，ｆ：STＤ_LOGIＣ；?

BEＧIＮ

ｕ1：h_ｓuｂbeｒPORTMＡP（ｘ=〉x，ｙ＝>y，dｉfｆ＝＞d,s_oｕｔ＝>e)；?ｕ2：h_subbeｒＰORTMAＰ（x=〉d,y=〉sub＿in,diff=＞dｉｆｆr，ｓ_out=>f)；

?u3：or2ａPORTMAP（ａ＝>f，b=>e,ｃ=＞sｕｂ＿out）；?

ENＤAＲＣHＩTECＴUREONE;

ENDARＣHIＴECＴUＲEART；??4-6。根據(jù)下圖，寫出頂層文件ＭX３256.VHＤ的ＶＨＤL設計文件。

4—6.答案?

MAX3２5６頂層文件??ＬIBRARＹＩEEＥ;

USEIＥEＥ。SＴD_ＬOGIC_1１６4。ALL;?USEIEＥE。STＤ_ＬOGIC＿UNSIGＮＥD。ALL;

ENTIＴYＭAX3256ＩＳ?

ＰORT（ＩNＡ，INB，ＩNＣK：INSTＤ_LOGIＣ；?

ＩNC：ＩＮSTD_LＯGIＣ；?

E，OUT:ＯUTSTＤ_LOGＩC);?ENDＥＮTITＹＭAX３2５６;??AＲＣHITECTUREONEOFMAX3256IS?

ＣOMPＯＮENTLK３5—-調用LK35聲明語句

POＲT(A１,A２：INSTD＿LOGIC；

?ＣLK：INＳTD_ＬOGＩC;

Q1，Ｑ2：ＯＵＴSTD_LOGＩC）；

?ENDＣＯMＰONＥNＴ；

COＭＰONEＮＴＤ——調用D觸發(fā)器聲明語句

PORT（D,C：ＩNSTD＿LＯＧＩC;?—－-－——－--－-－——--—-—--——Page７—－-—－--—-———-—-——－-—－—－CLK:IＮSTD_LＯＧＩC；

?Q：OUＴSＴD_LＯＧIC）；??ENＤCOMPONEＮＴ；

COMＰONENTMUX2１－—調用二選一選擇器聲明語句??ＰORＴ(B，A：INＳTD_LOGIＣ;

S:IＮＳTD＿LOGIC；

C：OUTSTD＿LＯGＩC);?

EＮDCOMPONＥＮＴ；??ＳＩＧＮＡLＡA，ＢB,ＣC，ＤD:STD＿LOＧIC;

BEGIN

u1：LK35PORTMAＰ(A１=〉INA，A２=＞INＢ，CＬＫ＝INCK，Ｑ1＝〉AＡ，Q2＝〉ＢB);

ｕ2:DＰORＴＭAP(D=＞ＢB；CＬK=〉IＮCK,Ｃ＝＞IＮC，Q=>CC)；?

ｕ3：ＬＫ3５PORTMAＰ（A１＝>ＢＢ,A2=>CＣ，ＣＬK=INCK，Q1=〉DD，Q2=〉OUT１);

?ｕ4:MＵX2１PORTMAP(B=>AA，A=〉DD，S＝>BB，Ｃ=〉E）;

?ＥNDARCHITECTUＲEＯNＥ；?設計含有異步清零和計數(shù)使能的16位二進制加減可控計數(shù)器。

?4-7.答案:?

LIＢRARＹＩEEE；

ＵＳEＩEＥE.STＤ_ＬOＧIＣ＿1164．ＡLL;

USＥIEEE。ＳＴD＿ＬOGIC_ＵNSIGNED．ALL；

ENTITYCＮT1６ＩS?

ＰORＴ(CLK,RＳＴ，ＥＮ:INSTＤ_ＬOGIＣ；

?ＣHOOSE：ＩＮBＩT；

?ＳEＴDAＴA：BUFFERINTEGERRANCE６55３５DＯWNTO0；?

COUT:BUFＦEＲINTEGERRANCE6553５DOWＮTO０);?ENＤCNT16;??ARＣＨIＴECＴURＥＯＮEOFCNT16IＳ

BEＧIN

?PＲOCＥSＳ（CLＫ，RＳT,ＳDAＴA）??VARＩABLEＱI：SＴD_LOＧIC＿VEＣＴOR(６5535DOWNTＯ0）；

ＢEGＩN??ＩFRST=’1’ＴHＥＮ—－計數(shù)器異步復位?

QI:=（OTＨＥＲS=〉＇０'）;?

ELＳＩFSEＴ=’1'THEN－—計數(shù)器一步置位

?QＩ：=SＥＴＤＡTＡ；?ELSＩＦCLK'EVENTANDCLK=’1'TＨEＮ－-檢測時鐘上升沿

?IFEＮ=’1’THＥＮ–檢測是否允許計數(shù)?

IFＣHOOSE=’1'THEN－-選擇加法計數(shù)

ＱI：=QI+１;－—計數(shù)器加一??ELＳEＱI=QI-1；—－計數(shù)器加一

ENＤIF；?

ENDIF；??ENDIＦ；??COUT＜=QI；—－將計數(shù)值向端口輸出

ENDPROＣESＳ;?ENＤONＥ;

--－———－—-－-－—-－—-－－－－-－Ｐａge8—－-－-—--—－-－－—－——-——第五章??５-1歸納利用ＱuartusII進行VＨDL文本輸入設計的流程：從文件輸入一直到SignalＴａpII測試.P95～P1１５

答：1建立工作庫文件夾和編輯設計文件;2創(chuàng)建工程;３編譯前設置；4全程編譯；5時序仿真；6引?

腳鎖定；7配置文件下載；8打開SｉgnalＴａｐII編輯窗口；9調入SiｇｎalＴapII的待測信號；10SignalＴａpＩI

?參數(shù)設置；１1SignaｌＴapＩI參數(shù)設置文件存盤;１2帶有SiｇnalTaｐＩI測試信息的編譯下載；13啟動SignalTap

II進行采樣與分析；14ＳignalTａｐII的其他設置和控制方法。??5。６?

５.7

-－--—-——-－－－——－--－－-Pａge９—－－—-——-－—-—－——－--－—－--５.8

5．9

--－-—--—--—-－———－－－－—－—Page10--—-——-—-—————--———-5。１0

－—--——--－———－-－—－—－-Page11-—－—－-——－—-—－－-————--—－5.12

5。13?

5.14

—-－——－——－—-－－-—－—-—Pagｅ1２－————－－－-—--——－－—－－－－－－第六章?

6-1什么是固有延時？什么是慣性延時？P１5０～151??答：固有延時（ＩnｅrtialＤelay）也稱為慣性延時,固有延時的主要物理機制是分布電容效應。?6—2δ是什么？在ＶHDＬ中，δ有什么用處？Ｐ152

?δ是什么?答：在VHDL仿真和綜合器中，默認的固有延時量(它在數(shù)學上是一個無窮小量）,被稱為δ延時。

?在VHDＬ中,δ有什么用處?答:在ＶHDL信號賦值中未給出固有延時情況下，VＨDＬ仿真器和綜合器將自動為??系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量δ；使并行語句和順序語句中的并列賦值邏輯得以正

?確執(zhí)行.?6—4說明信號和變量的功能特點，以及應用上的異同點。P1２８~Ｐ129??答：變量:變量是一個局部量，只能在進程和子程序中使用。變量不能將信息帶出對它做出定義的當前結構。??變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的,不存在任何延時行為.變量的主要作用是在進程中作為臨時

?的數(shù)據(jù)存儲單元。?

信號：信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象,其性質類似于連接線;可作為設計實體中并行語句模塊間的?信息交流通道。信號不但可以容納當前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應關系。?

6-5在VHDL設計中,給時序電路清零（復位)有兩種力方法,它們是什么?

?解:設Ｑ定義成信號,一種方法：Q〈＝“０00…000”;其中“０00…000”反映出信號Q的位寬度。第二種方

法:Q〈=（OTHERS＝＞‘0’）；其中OＴＨERS=〉‘0’不需要給出信號Q的位寬度,即可對Q清零。

６－6哪一種復位方法必須將復位信號放在敏感信號表中?給出這兩種電路的VHDＬ描述。

解：邊沿觸發(fā)復位信號要將復位信號放在進程的敏感信號表中.

?（1）邊沿觸發(fā)復位信號

?……．

ＡRCHＩTECＴUREbhv0FDFF３IS??SIGNALQQ:SＴＤ_ＬOGIC；?BＥGIN

?PROCESS(ＲSＴ)??ＢEGIN??ＩFＲＳT'EVENTANDRＳT=‘１’THEＮ

——－-－-—－—－——－--————－－-—Pagｅ１3——-－—-－——-－—-——－—QQ〈=(ＯＴHＥRS＝＞‘0’)；

?ENDIＦ；?

ENDPＲOCＥＳS；??Q1〈=QQ;

?ENＤ；

………

?（2)電平觸發(fā)復位信號

?……。?

ARCHＩTECTUREbhv０ＦDFＦ３ＩＳ??SIGNALQQ：SＴD_LOGIC;?BEGIN

?PＲOCESS（ＣＬK）

BEＧIN

?IFRSＴ＝‘1’TＨＥN?

QＱ〈=（OTＨERS＝＞‘0’）;?ENDIF;

ＥNDPROCESS；

?Ｑ１<=QQ；

EＮＤ;?

………

6-7什么是重載函數(shù)？重載算符有何用處？如何調用重載算符函數(shù)？??答：（1)什么是重載函數(shù)？根據(jù)操作對象變換處理功能。??(2）重載算符有何用處?用于兩個不同類型的操作數(shù)據(jù)自動轉換成同種數(shù)據(jù)類型，并進行運算處理。

?(3）如何調用重載算符函數(shù)？采用隱式方式調用,無需事先聲明。?

6—8判斷下面三個程序中是否有錯誤，若有則指出錯誤所在,并給出完整程序。?程序1：??SiｇnalA,ＥN：sｔd_loｇｉc;

?…?

Procｅｓs（Ａ，ＥN）

?VａｒiａbleB:std_lｏｇic;

Begin??ｉfEN=ｌtheｎB<=Ａ；ｅndif;—-將“B〈=A”改成“B:=Ａ”??endpｒocess;

?程序2：

?Archiｔeｃturｅoneｏｆsaｍplｅis?ｖarｉaｂlea，b，c：integer；

begin

?c<=a＋b；—-將“c〈＝ａ+b”改成“c：=a+b”

?end；

程序３：

libraryieｅe；

?useieｅe．ｓtｄ＿logｉc_1164。all;

enｔitymuｘ２1iｓ??PORＴ（ａ,b：instd_logic；sel:instd_loｇlc;c：ouｔｓtd_logle;)；--將“；)”改成“）”??eｎｄsam２；——將“sam２”改成“ｅnｔityｍux2１”?aｒchｉｔeｃｔureonｅofmux2lis

?ｂｅgin??—－增加“proｃess(ａ，b，sel)begin"?

ifseｌ='０＇thenc：=a;elsec:=ｂ；endif；-—應改成“ifｓeｌ='0'ｔheｎｃ〈=a；elｓec〈＝ｂ；endif；”?－——－－--—-—--－—－-——-－—－—－———-－－－-—-——-－－-——--—-增加“enｄprｏｃｅｓs;”

endtwo；—-將“two”改成“aｒchiｔｅｃtureonｅ”

?7-2LPM_ＲOＭ、LPM＿RAM、LPM_FIFＯ等模塊與ＦPGA中嵌入的EAB、EＳB、Ｍ４Ｋ有怎樣的聯(lián)系?

答：ACEXlＫ系列為EAＢ；APＥX20K系列為ESB;Ｃｙclone系列為Ｍ4K?

第八章??8－１仿照例8－1，將例8-４單進程用兩個進程，即一個時序進程,一個組合進程表達出來.

?——解:【例8－４】的改寫如下：

?LＩＢRＡＲYIEEE；?

USＥＩEEE．STD＿LOGIC＿1164．ALL；

ＥNＴITＹMOＯRE1IS

POＲＴ（DＡTAIN：ＩＮSＴD_LＯGＩC_ＶEＣTOR（1ＤOWNTO0）；

?CLK，RST：ＩNSＴD_LＯGIＣ；?

Q:ＯUTSＴD_ＬＯGIC_VECTOR(3DＯWＮTO０))；

?ENDMOORＥ1；?

ARCHＩTECTＵREｂehaｖOFMOORE1ＩS?TＹＰEST_TYPEIS（ＳT０,ST1,SＴ2，ＳＴ3,ＳＴ4）;??SIGNＡLC＿ST，N＿ST：ST_TYPE；?

BEGIN?

ＲEG：PROCESS（CＬＫ，ＲＳT）

?BＥGＩＮ

IFＲST=’1'THENC_ST＜=SＴ0;——Q<=＂0000”；

EＬSＩＦＣＬＫ'EVENTAＮＤCLK＝’1＇THEN

C_SＴ〈=N_ＳT;

ＥＮDIＦ；?

ENDPＲＯCESSREG；?COM：ＰRＯCESS（C_ST，ＤATＡＩN)?

ＢＥGIN??CASEC_STＩS

ＷHＥNST０=>ＩFDATＡIN=”1０"THENＮ_ST<=ST１;

?ELＳEN＿ＳT〈=ST0;ＥNＤＩＦ;?Ｑ＜="１0０１";

WHENSＴ1=>ＩFDＡTAＩN="1１”THEＮN＿ST<=SＴ2；

?ELSEN_SＴ＜=ST1；ENDIＦ;

Q<=＂010１";

?WHＥNSＴ2=＞IＦＤAＴAIN="0１＂TＨENN_ＳT＜＝ST３;

ELSEN_ＳT〈＝ST0；ENDIF；?

Ｑ<=＂11０0＂;??WHＥNST3=＞IFDAＴAＩN＝"00”ＴHENＮ_ST＜=ST4;??ELSEＮ_ST<＝ST2;ENＤIF;

Q〈="00１０＂；

ＷHENST4＝〉IFDATAIＮ="11"ＴＨENN_ST〈=ＳT０;

ＥLSEN＿ST<=ＳＴ3；ENＤIF;?

Q<="1０01＂；

?WＨENＯTＨＥRS=>N＿ST＜=ST０；?－——－-—-－-－--—-———-－—-－－Paｇe１５—--－－－－——－－-——-－-－ENDＣＡSE;

?ENＤPRＯＣESSCＯM;?

ENDｂehaｖ；

?８-2為確保例８－5(２進程Meａｌy型狀態(tài)機）的狀態(tài)機輸出信號沒有毛刺，試用例8—４的方式構成一個單進程狀態(tài)，?使輸出信號得到可靠鎖存，在相同輸入信號條件下,給出兩程序的仿真波形。?

—-解:【例８—5】改寫如下：??LIBＲＡＲYＩＥＥE;?

USEIEEE．ＳTＤ_ＬOGIC_1164。ＡLL；

?ENTITYMEALY１IＳ

PＯＲT（CLK，DAＴAIＮ,RESET：INSTＤ_ＬＯＧIC;??Q：OUＴSTD＿LOGIC_ＶEＣＴOR（4DOWNＴO0）)；

ENDMEAＬY1;??ARＣHITEＣＴＵREbｅhaｖＯFMEＡLY1IS

TYＰEstatesIS（st0，st１,sｔ2,st3,st4）;?SＩＧNALＳTX：sｔatｅs;

BEGIN??PROCESＳ（ＣLK,REＳET）—-單一進程?

BEＧIＮ??IFRＥSET＝'1'THEＮＳＴＸ<=ＳT0;?EＬSIFCLK＇ＥＶＥNTAＮDＣLK＝’1'ＴHＥN??ＣＡSESTXIS?

WＨENｓｔ０=>ＩFDAＴAIＮ=＇１＇THＥNSTX〈＝st1；ＥNDIF;

IFDATＡＩN=’1’ＴＨEＮQ〈＝"10000”；?

ELSEQ<="01010"；EＮDIＦ;?ＷHＥNｓt1=>IＦDATAＩＮ＝'0’THENSTX〈=ｓt2；ENＤＩF;

?ＩFDATAIN＝'0＇THENQ〈=”１０111";??ELSEQ＜=”10１00";EＮDＩF；

?ＷＨEＮst2=＞IFDATAIN=’1＇TＨENSTX<＝ｓt３；ENDIF；??ＩFDATＡIN=＇1＇ＴＨＥNＱ<＝”1０1０1”;?ELSEＱ<=”１0011＂;ENDＩＦ；??WHEＮｓｔ3=>IFDAＴＡIN=＇0＇ＴＨENSTX〈=st4;ENＤIＦ;?

ＩFDＡTAIＮ＝’0＇TＨＥＮＱ＜="110１1＂;

EＬSEＱ〈="0100１”；EＮＤIF;??ＷHENst4＝>IＦDATAＩN=＇1'THＥNSTＸ＜＝ｓt0;ENＤIF；?IFDATAIN='1’THＥＮQ<=”1110１＂；??ELSEQ＜＝”01１01＂;ＥＮDIＦ；?

ＷHEＮOTHＥRS=>SＴＸ〈=ｓt0;Q〈="00000"；??ＥNDＣASE；

ＥＮDＩF；?EＮDPＲOCESS；

ENＤbehav；

-—-—-－—－—-——-———-—－————Page１６-—－--－--－——－—－－-—-—-圖8-6控制ADＣ0８09采樣狀態(tài)圖??—-【例8—2】根據(jù)圖8—６狀態(tài)圖，采用Moore型狀態(tài)機，設計ADＣ0809采樣控制器。??ＬIＢRＡRYIＥEＥ;

?ＵSEＩEEE.ＳTＤ_LOGIＣ_1164.AＬL；

EＮTIＴYADCＩＮTIＳ

POＲT（D：IＮSTD＿ＬOGIＣ_ＶECTOR（7DOWＮＴO0）;-—來自０809轉換好的8位數(shù)據(jù)?

ＣＬK:ＩNSＴD_LOGIC；--狀態(tài)機工作時鐘

?EOC：ＩNSTD_LＯGIC；-—轉換狀態(tài)指示，低電平表示正在轉換

AＬE：OUTSTD_LOGIC；——8個模擬信號通道地址鎖存信號??ＳTARＴ:ＯUTSTD＿LOGIC；--轉換開始信號

OＥ:OＵTSＴD＿LOＧIＣ;—-數(shù)據(jù)輸出三態(tài)控制信號?

ＡDＤＡ:OUTSＴD_LＯGIC；——信號通道最低位控制信號

?LOCK0:ＯUTSＴD_ＬOGIC；-－觀察數(shù)據(jù)鎖存時鐘

Q：ＯUTＳTD＿LOGIC_ＶEＣTOＲ(7DＯWNTＯ0））；—－8位數(shù)據(jù)輸出

ENＤＡDＣＩNT;?ARCHITＥCTUＲＥbehavOFＡＤＣIＮＴＩS

?TＹＰEsｔatesIS（sｔ0,st1,Ｓt2，sｔ3，ｓｔ4）;－—定義各狀態(tài)子類型

?SIGNＡLcurrｅnｔ_sｔate,next_sｔate:staｔes：=st0；

SIGNALREGL：STD_ＬOGＩC＿VECTOＲ（7ＤＯWNＴO0）；?

SIGＮＡLLOＣK:STＤ＿LＯＧIC；－—轉換后數(shù)據(jù)輸出鎖存時鐘信號?BＥGＩN

?ＡＤＤＡ〈=’１';—－當ADDA<='０’，模擬信號進入通道IN0；當ＡDDA<=’1’，則進入通道ＩＮＩ??Q<＝REＧL;LOＣK0＜=LOCK；?

COＭ：ＰＲOCESS(currｅnt_state,ＥOC)ＢＥGIN——規(guī)定各狀態(tài)轉換方式?

ＣASＥcｕｒrent_staｔeIS

WHＥＮst０=〉ＡLE<=’0'；START<＝’0’;LOCK〈=＇0'；OE<=＇0'；??next＿state〈=st1；－—080９初始化

?WＨENst1=〉AＬE<=’1';STARＴ〈=’1'；ＬＯCK〈＝'0';ＯE＜='0＇；?

next_ｓtate<=st2;—-啟動采樣

ＷHENst２=>ALE＜=’0’;STＡRT<=’０';LＯCK<=＇0’；ＯE〈=’0’;

ＩF(EＯC＝＇1'）TＨENｎeｘｔ_ｓtａｔe〈=ｓt３；-－EOＣ＝1表明轉換結束

ＥLSEnext_ｓtaｔe＜＝ｓt2;ENDIＦ;—-轉換未結束,繼續(xù)等待?

WHEＮｓt３＝＞ALＥ＜＝＇０'；ＳTART<=＇0'；LOCK〈=＇0'；OE<=’1’;??ｎeｘt_stａt(yī)e<=st4;—-開啟OE,輸出轉換好的數(shù)據(jù)?———-——-—－-－————-—--－-－－Pagｅ１7—－——－-——－—－———－————WHＥＮst４=>AＬE〈='0＇；ＳTＡＲT＜＝＇0';LOCK〈=＇1’;ＯE<＝＇1＇；ｎext_staｔe<=st0；

WＨENOTHERS＝〉nｅxt_sｔaｔe〈＝ｓt0；

ENDCASE；??ENＤPRＯCESSＣOM；??ＲEG：PROＣＥSS（ＣLＫ）

BEＧＩＮ?

ＩF（ＣＬＫ'EＶENTANDCLK=’１’）THEＮcurｒent_state＜=next＿ｓtａt(yī)ｅ；ENDIF；?

EＮＤPRＯCESSREG;－－由信號curｒent_ｓtate將當前狀態(tài)值帶出此進程：REG

?LATCH1:PROCESS(LOCK）——此進程中，在LOCK的上升沿,將轉換好的數(shù)據(jù)鎖入

?BEGＩN?IFLＯCK=’1’AＮＤLOCK'EVENTTHEＮREGＬ〈=Ｄ；EＮＤIF;?

ENＤPROＣＥＳSLATCH１；

ENDｂｅhaｖ;?

８-5在不改變原代碼功能的條件下用兩種方法改寫例８-２,使其輸出的控制信號（ＡLＥ、STＡRT、OE、LOＣK）沒有毛?刺。方法1:將輸出信號鎖存后輸出；方法2：使用狀態(tài)碼直接輸出型狀態(tài)機，并比較這三種狀態(tài)機的特點.

?－—解:"【例8－２】根據(jù)圖8-6狀態(tài)圖,采用Moｏｒe型狀態(tài)機,設計AＤC0８0９采樣控制器”方法1(將輸出控制

信號鎖存后輸出)的VHＤL程序代碼如下:??LIＢRARYＩEEE;??ＵSEIEEE．STD_LＯGIC_1１６4．ALL;?ENTＩTＹAＤＣINＴＩS?

PORＴ（D：INSTＤ＿LＯGIＣ_VECＴOＲ（7DＯＷNTO0);-—來自０809轉換好的8位數(shù)據(jù)

?ＣＬK：ＩＮSTD_LOGIC；－-狀態(tài)機工作時鐘

?ＥOC：ＩＮSTD＿LＯGIC;-—轉換狀態(tài)指示，低電平表示正在轉換

ALE:OUTSTD_LＯGIC;--8個模擬信號通道地址鎖存信號

START：ＯUTSTD＿LOGＩＣ；—-轉換開始信號??OE：OUTSTＤ_LＯGIＣ；—-數(shù)據(jù)輸出三態(tài)控制信號

ADDA：OUTSＴD_LOGIC；——信號通道最低位控制信號?

LOＣK0：OUＴＳTＤ＿LOGIC；-—觀察數(shù)據(jù)鎖存時鐘??Q:OUTSTD＿ＬＯGIC_ＶECTOR（7ＤOＷNTO０));—－8位數(shù)據(jù)輸出?ＥＮDADＣINT；??AＲCHIＴＥCＴＵREbehavOＦADCINＴIS?

ＴＹＰEｓtatesＩS(st0，sｔ1，St2，st3,st４）；-－定義各狀態(tài)子類型

?SＩＧNALcurｒenｔ_statｅ,next_ｓtaｔe：stａt(yī)es:＝st0；??SIGＮAＬRＥＧＬ：STD_ＬＯＧIC_VＥCTOR(7DOWＮＴO0）；

SIGNALＬOCK:STD_LOGＩC；—-轉換后數(shù)據(jù)輸出鎖存時鐘信號

?SIGＮＡLALＥ0：ＳＴD＿ＬOGIC；--8個模擬信號通道地址鎖存信號

?ＳIGＮALSTＡRT0：STD_LOＧＩC；－-轉換開始信號

?SIＧNALOＥ0：ＳTD_LOGIC；--數(shù)據(jù)輸出三態(tài)控制信號?

BEGＩＮ

ADDA〈＝＇１'；－－當ＡＤDA<=’0’，模擬信號進入通道IＮ0；當ＡDＤA〈='1'，則進入通道IＮI

Q＜=RＥGL；—－LOCK0〈=LOＣK;

?ＣOM:PROCＥSS(ｃｕrreｎｔ＿state，EOC，CＬK)BＥGIN－—規(guī)定各狀態(tài)轉換方式

ＣASEｃurrｅnt_stateＩS?

ＷHEＮst0=>ALE0＜＝'0’；ＳTAＲT0〈='0'；LOＣK<=＇0＇；OE0＜=’0’；?next_state<＝st1；—－08０9初始化??WHEＮst1=〉ALE0<='1’;STAＲT0〈=’１＇；LＯCK<＝＇0';ＯE0〈＝'０'；?

next_sｔate〈=st2；-—啟動采樣?

WHENst２＝〉ALＥ0〈＝’0’；STAＲT０<='0＇;LOCＫ＜=’０＇;OＥ0〈='0'；

－－-———－-－——－Paｇe18—-－-——－—--—--－－--—-—-－-ＩF(EOC＝'１＇)THＥNneｘｔ＿ｓtate〈＝st3;-—EOC=1表明轉換結束??ELＳEｎeｘｔ_ｓtaｔe＜＝ｓt２；ENDＩF；-－轉換未結束,繼續(xù)等待?

WHENｓｔ3=＞ALＥ0<='0';ＳTAＲT0＜=’0’；LＯCＫ〈='0’;OE0<＝’1’；

nexｔ＿sｔaｔe〈=st4;－-開啟OE,輸出轉換好的數(shù)據(jù)?

ＷHENsｔ4＝>AＬE0〈=’0’；ＳTARＴ0〈='０＇;LOCK＜=＇1’；OE０<='1'；nｅxｔ_st