微電子第五章基本門電路

微電子第五章基本門電路第1頁，共80頁，2023年，2月20日，星期六5.1數(shù)字信號(hào)的特征在討論各種基本的門電路之前，先介紹一下數(shù)字集成電路中數(shù)字信號(hào)的特性。數(shù)字電路所耍處理的信息是邏輯變量，它有0和1兩種狀態(tài)。當(dāng)輸人或輸出電平為低即為VL時(shí)，對(duì)應(yīng)于0邏輯狀態(tài)，當(dāng)電平為高即為VH時(shí)，則對(duì)應(yīng)于1邏輯狀態(tài)。理想的數(shù)字信號(hào)波形示于圖5.1第2頁，共80頁，2023年，2月20日，星期六5.1數(shù)字信號(hào)的特征但實(shí)際上，在數(shù)字電路中的波形都存在一個(gè)正升過程和下降過程，而且對(duì)于所有的電路，當(dāng)輸人電壓發(fā)生變化時(shí)，輸出電壓總是需要一段時(shí)間后才會(huì)響應(yīng)。圖5-2表示了反相器的邏輯符號(hào)、輸入電壓和輸出電壓的波形。從圖中可以看出，當(dāng)輸入電壓從高電平變化到低電平時(shí)，輸出電平要經(jīng)過一個(gè)上升時(shí)間才能達(dá)到穩(wěn)定的高電平；同樣，當(dāng)輸入從低電平變化到高電平時(shí)，輸出電乎要經(jīng)過一個(gè)下降時(shí)間才能達(dá)到穩(wěn)定的低電平。我們把電平從穩(wěn)定狀態(tài)高電平的10％轉(zhuǎn)變到高電平90％時(shí)所需的時(shí)間定義為上升時(shí)間tLH；反之把電平從高電平的90％轉(zhuǎn)變到高電平的10％時(shí)所需的時(shí)間定義為下降時(shí)間tHL。第3頁，共80頁，2023年，2月20日，星期六5.1數(shù)字信號(hào)的特征另外一個(gè)重要參數(shù)稱為傳播延遲tp它被定義為當(dāng)輸入電平和輸出電平各達(dá)到總電平的50％時(shí)兩者之間的時(shí)間差。對(duì)于輸出電平的上升階段，傳播延遲tp記為tp,LH，對(duì)于輸出電平的下降階段tp記為tp,HL通常上升邊的參數(shù)與下降邊的不相等。另一個(gè)影響電路響應(yīng)時(shí)間的重要因素是電路的負(fù)載情況。通常一個(gè)門電路的輸出連接下一級(jí)門電路的輸入，如圖5-3所示。我們把連接有多少個(gè)下一級(jí)的輸入端數(shù)目稱為期出數(shù)F(fan-out)。當(dāng)F增加時(shí)，門電路的負(fù)載就加重，因而造成響應(yīng)時(shí)間加長。第4頁，共80頁，2023年，2月20日，星期六5.1數(shù)字信號(hào)的特征在數(shù)字電路中常有一時(shí)鐘信號(hào)來控制各個(gè)門電路的工作。一般希望電路的上作頻率越高越好，但是當(dāng)工作頻率增大到一定時(shí)，必須考慮各個(gè)門電路是否有足夠的時(shí)間完成響應(yīng)。如果來不及響應(yīng)，就會(huì)導(dǎo)致信息傳播過程中發(fā)生錯(cuò)誤。如圖5-4所示，當(dāng)時(shí)鐘頻率較低時(shí)，電路能安全可靠地運(yùn)行。當(dāng)時(shí)鐘頻率接近于最大工作頻率時(shí)，信號(hào)仍能正常地作出響應(yīng)，即信號(hào)仍能達(dá)到規(guī)定的高電平和低電平。但當(dāng)時(shí)鐘頻率超過最大工作頻率時(shí)，響應(yīng)信號(hào)就發(fā)生畸變，即響應(yīng)信號(hào)在未達(dá)到規(guī)定的高電平時(shí)就開始下降，而下降時(shí)也不能達(dá)到規(guī)定的低電平。第5頁，共80頁，2023年，2月20日，星期六5.1數(shù)字信號(hào)的特征第6頁，共80頁，2023年，2月20日，星期六5.2電路的主要性能電路的性能包括很多方面，但最重要的是速度、功耗和所占硅片的面積。1．速度速度是指電路能夠可靠工作時(shí)的最大頻率。一個(gè)反相器的最大工作頻率可近似表達(dá)電路的速度越高，則電路在每秒內(nèi)可以處理的數(shù)據(jù)量就越大。一個(gè)數(shù)字電路中會(huì)有成千上萬個(gè)電路單元，面每個(gè)電路單元由于其功能和設(shè)計(jì)的不同，它們的響應(yīng)時(shí)間會(huì)有差異，因此最高時(shí)鐘頻率取決于響應(yīng)最慢的電路單元或者最慢的通路(path)。在電路設(shè)計(jì)中，最重要的任務(wù)之一是找出哪一個(gè)單元或者哪一條通路的響應(yīng)時(shí)間最長，并且設(shè)法縮短它的響應(yīng)時(shí)間以提高整個(gè)電路的工作速度。第7頁，共80頁，2023年，2月20日，星期六5.2電路的主要性能

2．功耗所有的電路都需要有直流電源供電，從電源中獲得的能量在電路中將以熱的形式耗散掉。由于硅材料的性質(zhì)決定了晶體管的性能會(huì)隨溫度有明顯的變化，因而通常電路的PN結(jié)溫度不能超過200℃、(一般商用電路，其最高工作溫度規(guī)定為65℃或75℃)，這樣就對(duì)電路的總功耗有一限制。電路的功耗有兩種成分，一種是靜態(tài)功耗，另一種是動(dòng)態(tài)功耗。靜態(tài)功耗取決于電路處于穩(wěn)定的邏輯狀態(tài)時(shí)的電流，動(dòng)態(tài)功耗則取決于在邏輯狀態(tài)發(fā)生變化的過程中額外的那部分交流電流。由于電路中器件數(shù)目增加時(shí)。電路的功耗會(huì)隨著加大路中每一器件的功耗必須設(shè)法設(shè)計(jì)得越小越好。第8頁，共80頁，2023年，2月20日，星期六5.2電路的主要性能

3．芯片面積電路的物理版圖尺寸將決定芯片面積的大小。芯片尺寸不僅影響成本，還會(huì)受到管殼容積的限制、出此盡可能采用最小的工藝尺寸來減小芯片而積。但是我們從下面的討論中可以看到，電路單元的物理尺寸還取決于電路設(shè)計(jì)方法。一般來講，要同時(shí)做到速度快、功耗低和面積小是很困難的，通常要做一些折衷，例如為了達(dá)到更快的速度，電路的功耗就只能大一些。第9頁，共80頁，2023年，2月20日，星期六5.3雙極晶體管的開關(guān)特性共發(fā)射極雙極型晶體管可作為開關(guān)，它的電路如圖5-5(a)，其近似的大信號(hào)模型如圖5-5(b)，傳輸特性(即輸入與輸山的關(guān)系)見圖5-5(c)。第10頁，共80頁，2023年，2月20日，星期六5.3雙極晶體管的開關(guān)特性當(dāng)輸入電壓VIN小于300mV時(shí)，晶體管處于關(guān)斷狀態(tài)，收集極電流可以忽略，RL上沒有電壓降，因而輸出電壓VOUT=VCC。而當(dāng)輸入電壓VIN升到0.6V時(shí)，收集極電流快速上升，這時(shí)晶體管處于導(dǎo)通狀態(tài)，輸出電壓迅速下降。在這一電壓范圍內(nèi)，基極電流(為)也同樣快速增大。為了防止基極電流過大，最大的直流電壓必須限制在0.7V左右?？梢杂脠D5-6來分析晶體管的開關(guān)特性，圖中把負(fù)載線(其斜率為1/RL)同時(shí)畫在晶體管的曲線上，它比圖5-5(b)的簡單模型有受精確的傳輸特性，而且可以看出晶體管只有飽和特性。即當(dāng)VIN增加時(shí)，工作點(diǎn)從P點(diǎn)移到Q點(diǎn)，Q點(diǎn)的VCE值就固定在收集極飽和電壓Vsat上，如再增加VIN，Vsat也不再變化。Vsat的典型值約為200mV。第11頁，共80頁，2023年，2月20日，星期六5.4飽和型與非飽和型雙極型數(shù)字集成電路雙極型的數(shù)字集成電路可以分成兩類：飽和型與非飽和型。典型的飽和型雙極集成電路為晶體管一晶體管邏輯(TTL)，非飽和型的是發(fā)射極耦合邏輯(ECL)。它們的區(qū)別在于電路工作時(shí)雙極型晶體管是否飽和。當(dāng)晶體管飽和時(shí)(處在圖5-6的Q點(diǎn)時(shí))，基極發(fā)射極電壓VBE變得比收集極—發(fā)射極電壓VCE還大。對(duì)于NPN結(jié)構(gòu)晶體管來說，兩個(gè)PN結(jié)都成為正向偏置，且基極端變?yōu)樽钫?。由于發(fā)射結(jié)和收集結(jié)都向基區(qū)注入電子，正常的晶體管效應(yīng)消失，收集極電流被限制在對(duì)應(yīng)的Q點(diǎn)，而不再受基極電流或電壓的控制。第12頁，共80頁，2023年，2月20日，星期六5.4飽和型與非飽和型雙極型數(shù)字集成電路

將晶體管驅(qū)動(dòng)在飽和狀態(tài)的一個(gè)優(yōu)點(diǎn)是，飽和時(shí)的收集極電流與雙極型晶體管本身的特性無關(guān)。不再受晶體管參數(shù)的制造容差特別是值容差的影響。但它的缺點(diǎn)是晶體管的關(guān)斷速度慢。出為飽和時(shí)兩個(gè)結(jié)都注入電子到基區(qū)，因而基區(qū)中的電子濃度比正常情況下要人很多。要將存儲(chǔ)在基區(qū)中的電了都移走需要時(shí)間，這一時(shí)間稱儲(chǔ)存時(shí)間(storagetime)。因而對(duì)于處在飽和狀態(tài)的電路，其關(guān)斷時(shí)間就固有地要長。非飽型電電路的儲(chǔ)存時(shí)間短。因而常用于高速雙極型集成電路，但對(duì)制造容差特別是值容差提出了較高的要求。第13頁，共80頁，2023年，2月20日，星期六5.5晶體管-晶體管邏輯(TTL)門晶體管-晶體管邏輯TTL(transistor-transistor-logic)門是雙極型數(shù)字電路中一種最常見的標(biāo)難產(chǎn)品。其2輸入端TTL與非(NAND)門電路圖及其邏輯符號(hào)見圖5-7。它包括兩個(gè)晶體管T1和T2。T1有兩個(gè)N+發(fā)射區(qū)，但共有一個(gè)P型基區(qū)。T2是一個(gè)開關(guān)，當(dāng)它處于OFF時(shí)，輸出端等效為邏輯1，當(dāng)處于ON時(shí)，T2上的VCE為Vsat。輸出端電壓等效為邏輯0。輸入端A和B通常連接到前級(jí)門的輸出端，因此它們是通過前級(jí)的R2與VCC相連?；蛟谇凹?jí)門T2管導(dǎo)通時(shí)與地相連。第14頁，共80頁，2023年，2月20日，星期六5.5.1TTL與非門第15頁，共80頁，2023年，2月20日，星期六5.5.1TTL與非門首先分析當(dāng)B端處于邏輯1時(shí)，A端的變化和輸出端狀態(tài)之間的關(guān)系。若A端也為邏輯1狀態(tài)，電流就流過R1、T1的基極-收集極結(jié)以及T2的基極-發(fā)射極結(jié)，如圖5-8(a)。T1的收集極在這種條件下就如同發(fā)射極，而A端的發(fā)射極就如同收集極。因T1處于飽和狀態(tài)，流過A端的電流取決于前級(jí)的R2值。A端的輸人電壓就是T1電壓Vsat，與T2的基極-發(fā)射極電壓之和，它近似等于(0.2+0.6)V。當(dāng)T2導(dǎo)通時(shí)，電流流過R2，因而輸出VOUT邏輯0狀態(tài)。當(dāng)A端改為邏輯0狀態(tài)時(shí)，電流的流向如圖5-8(b)。在這種條件下，A端的電壓無法使電流流過T1的基極—收集極結(jié)和T2的基極—發(fā)射極結(jié)，因而T2處于關(guān)斷狀態(tài)。T1的基極電流轉(zhuǎn)而通過A和S1到地，同時(shí)通過S1到地的電流還有從R2到地的電流。由于T2被關(guān)斷，因而輸出處VOUT上升為邏輯1。第16頁，共80頁，2023年，2月20日，星期六5.5.1TTL與非門如果考慮B端處于邏輯0狀態(tài)，那么T1基極電流會(huì)經(jīng)B流到地。無論A端處于l或處于0狀態(tài)，T2都處于關(guān)斷，因而輸出電壓為邏輯l狀態(tài)。這一電路實(shí)現(xiàn)了與非功能，即A和B端任一個(gè)處于邏輯0或兩者都處于邏輯0時(shí)，輸出為邏輯1；只有在A端和B端部為邏輯1時(shí)，輸出才為邏輯0。其邏輯表達(dá)式為，真值表見表5-1。第17頁，共80頁，2023年，2月20日，星期六5.5.2TTL或非門TTL的2輸入端或非(NOR)門電路圖及其邏輯符號(hào)見圖5-9。它由兩個(gè)反相器T1和T2并聯(lián)起來而構(gòu)成，實(shí)現(xiàn)了或非功能，即。其真值表見表5-2。第18頁，共80頁，2023年，2月20日，星期六5.5.3TTL與或非門如把AND門和NOR門組合起來．可以構(gòu)成TTL與或非(AND-OR—NOT)門，如圖5-10所示

TTL邏輯門除了以上描述的基本結(jié)構(gòu)外，還可以有許多種變異方案。例如，可以用二極管來替代R2，或者在電路中添加二極管等。以上電路都用于芯片內(nèi)部級(jí)，對(duì)于輸出級(jí)則要采用推挽式TTL驅(qū)動(dòng)電路。第19頁，共80頁，2023年，2月20日，星期六5.6肖特基晶體管—晶體管邏輯門如前所述，在雙極型數(shù)字集成電路中，要取得較高的開關(guān)速度就要防止晶體管處于飽和狀態(tài)。有——種電路稱為肖特基晶體管—晶體管邏輯STTL(SchottkyTTL)電路。它是在TTL門的PN晶體管的基極與收集極之間加上1個(gè)肖持基二極管，稱為肖特基箝位晶體管。圖5-11是肖特基符位晶體管符號(hào)和STTL與非門的電路圖。肖特基二極管的I-V特性類似于通常的PN結(jié)，但它的電流Is比起具有同樣面積的PN結(jié)要大幾個(gè)數(shù)量級(jí)，而且其正向壓降公0.35V左右，比通常PN結(jié)的0.6V要小。一般晶體管深飽和時(shí)，其基極—收集極結(jié)成為正向，其正向電壓約為0.6V。加上肖特基二極管D后。晶體管雖然仍處于飽和但基極—收集極的正向壓降會(huì)下降到0.35V左右，晶體管就不再進(jìn)入深飽和，因而可以稱這種SchottkyTTL門為抗飽和型邏輯門。其改進(jìn)型為STL。STTL和STL門的開關(guān)速度都比TTL門要快得多。第20頁，共80頁，2023年，2月20日，星期六5.6肖特基晶體管—晶體管邏輯門第21頁，共80頁，2023年，2月20日，星期六5.7發(fā)射極耦合邏輯(ECL)門真正可以防止晶體管進(jìn)入飽和狀態(tài)的電路稱為發(fā)射極鍋合邏輯ECL(emittercoupledlogic)電路。它是基于差分放大的原理，其電路圖示于圖5-12。第22頁，共80頁，2023年，2月20日，星期六5.7發(fā)射極耦合邏輯(ECL)門在此電路中，由于CCE為桓流元件，它可以是一個(gè)晶體管或者一個(gè)高阻值的電阻。如果VA和VB相等，且電路具有相當(dāng)好的對(duì)稱性，則IO在兩個(gè)支路中的分電流相等，因而VP和VQ也相等。但當(dāng)VA＞VP時(shí)，左支路中的電流將上升，而右邊支路中的電流則下降，因而使VQ增加VP下降。當(dāng)(近似為100mV)時(shí)，則所有電流將流過左支路，因而，而；反之當(dāng)時(shí)，所有的電流將流過右支路，使，因而。定義輸出為時(shí)為邏輯1，輸出為時(shí)為邏輯0，因而只要加在兩個(gè)輸入端的電壓差絕對(duì)值大于等于100mV時(shí)，就可使輸出端的邏輯電平變?yōu)?或1。圖5-12雙極型差分放大電路的傳輸特性見圖5-13。第23頁，共80頁，2023年，2月20日，星期六5.7.2ECL或非門2輸入端ECL或非門的原理圖見圖5-14。從圖中可以看出它采用RS作為恒流元件，流經(jīng)RS的電流為Io。通常也可用一個(gè)晶體管來代替RS。右支路上有一晶體管，其基極有固定的直流電壓VREF，左支路有兩個(gè)并聯(lián)的晶體管，其基極端分別為A和B。如果A端和B端都為低電平(即邏輯0)，則幾乎所有的Io電流都流過T3，在RL上幾乎沒有電壓降，因而輸出F是高電平(即邏輯1)。如果A端或B端，或A、B端都為高電平時(shí)，則電流轉(zhuǎn)向左支路，輸出F變?yōu)榈碗娖?即邏輯0)，因而F實(shí)現(xiàn)了或非(NOR)功能，即，其真值表與表5-2同。第24頁，共80頁，2023年，2月20日，星期六5.7.2ECL或非門通常ECL電路還給出一相反的輸出端，它實(shí)現(xiàn)A和R的或功能，即。一個(gè)完整的ECL.NOR門電路見圖5-15。從圖中可以看出，在輸出端F和都加上一低阻抗的發(fā)射極跟隨電路，使其能驅(qū)動(dòng)較大的負(fù)載；此外，所加的電源通常為0和-VSS。雖然ECL電路的升關(guān)速度特別快，但它需要保持一定的IO和IREF值，因而有較大的功耗，通常為幾百微安每門。第25頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路早期的MOS集成電路只采用P溝MOS管，因?yàn)樗菀字圃?，但N溝MOS管的電子遷移率比空穴遷移率高，因而有較好的性能，所以PMOS集成電路巳逐漸被淘汰。雖然現(xiàn)在廣泛地采用CMOS電路，但NMOS電路仍有其優(yōu)點(diǎn)。特別在動(dòng)態(tài)電路方面，其性能還可與CMOS電路相比，因而仍被某些電路所采用。第26頁，共80頁，2023年，2月20日，星期六5.8.1NMOS反相器在NMOS反相器中，驅(qū)動(dòng)管(或稱下拉管)采用增強(qiáng)型N溝MOS晶體管，其負(fù)載管則采用耗盡型NMOS管，所以也稱為E／D型MOS電路。耗盡型NMOS管與增強(qiáng)型NMOS管的特性非常類似，只是它的開啟電壓VTD是負(fù)的，所以即使VGS=0，它仍是導(dǎo)通狀態(tài)。它主要用作電阻(為非線性電阻)，為此將其柵極與源極相接，即VGS=0，這時(shí)它的兩端特性見圖5-16，其飽和電流為這里的為耗盡型MOS管的增益因子。參考書上（2.76，2.77）第27頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路NMOS反相器的電路圖見圖5—17(a)。負(fù)載線圖見圖5—17(b)。從圖5—17(b)可以看出，對(duì)某一輸入電壓VIN，下拉管和負(fù)載線的交點(diǎn)在P點(diǎn)，這決定了輸出電壓為VOUT。當(dāng)VIN為零時(shí)，驅(qū)動(dòng)管處于關(guān)斷狀態(tài)，因而輸出電壓就成為VDD(邏輯1)。但當(dāng)VIN為高電平(邏輯1)時(shí)，驅(qū)動(dòng)管與負(fù)載管都導(dǎo)通，這時(shí)輸出電壓并不為零，而是VLOUT對(duì)應(yīng)邏輯0）。這種情況下電路如同一分壓器，因而VOUT＜VDD，VDD取決于兩個(gè)管于有效電阻的比值。在設(shè)計(jì)反相器時(shí)，應(yīng)設(shè)法使VLOUT足夠的低，以便正確地將邏輯狀態(tài)傳遞到下一級(jí)。第28頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路第29頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路從圖5-17(b)也可以看出，在工作點(diǎn)Q處，驅(qū)動(dòng)管處于線性區(qū)。它的電流為驅(qū)動(dòng)管的電流應(yīng)等于耗盡管的飽和電流，即因而參考書上（2.76，2.77）第30頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路如設(shè)帶入上式得

將帶入上式，設(shè)兩管的相等，則有因耗盡管的遷移率要比增強(qiáng)管的小，可取，且設(shè)兩管的溝道長度相等，則有第31頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路因此如取耗盡管的溝道寬度WD=2.5um，則增強(qiáng)管耗盡管的溝道寬度WN必須取8.9um，才能保證得到所需的VLOUT值。

NMOS反相器的速度取決于對(duì)負(fù)載電容CL的充放電時(shí)間，但一般而言，充電時(shí)間要比放電時(shí)間長，因?yàn)樨?fù)載管的值要比下拉管的值小。這種充放電時(shí)間的不對(duì)稱性會(huì)導(dǎo)致門NMOS電路中存在競(jìng)爭冒險(xiǎn)問題。第32頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路圖5-11(c)和(d)分別為NMOS反相器的傳輸特性和電流特性。圖5-17(e)為NMOS反相器的版圖圖形。圖中下部為增強(qiáng)型N溝NMOS晶體管。上部為耗盡型N溝MOS晶體管，其柵極(多晶硅柵)與源極相接，這是通過多晶硅與硅片上源區(qū)接觸孔完成的。另外在耗盡型N溝MOS管柵極的四周有一離子注入?yún)^(qū)(圖中用虛線表示)，在此區(qū)內(nèi)采取耗盡注入(通常采用砷)而得到N型耗盡溝道。第33頁，共80頁，2023年，2月20日，星期六5.8NMOS門電路第34頁，共80頁，2023年，2月20日，星期六5.8.2NMOS與非門2輸入端NMOS與非(NAND)門電路圖見團(tuán)5-18。它是在基本反相器中增加一串聯(lián)的驅(qū)動(dòng)管。由于兩管相串聯(lián)，其等效的阻抗值增加，為了使總電流與只有一個(gè)驅(qū)動(dòng)管時(shí)的電流相同，必須將兩個(gè)管子的溝道寬度(channelwidth)加倍。現(xiàn)分析如下。當(dāng)兩個(gè)N溝MOS管相串聯(lián)，兩管的開啟電壓相同，并且它們的柵極電位相等且均處于非飽和時(shí)，可以等效于一個(gè)N溝MOS管，這示于圖5-19。具體等效的求法如下。第35頁，共80頁，2023年，2月20日，星期六5.8.2NMOS與非門因N溝管處在非飽和區(qū)，有上式可以改寫為因?yàn)樗钥梢郧蟮靡蚨谑堑?6頁，共80頁，2023年，2月20日，星期六5.8.2NMOS與非門當(dāng)M1處于飽和，M2處于非飽和時(shí)，同樣可以得到式(5-10)。這說明兩管串聯(lián)后，導(dǎo)電因子下降50％，根據(jù)導(dǎo)電因子的公式可以看出在相同的工藝和溝道長度的條件下，只有將W加倍才能保證電流值不變。這時(shí)如果有多個(gè)輸入，與非門的面積就會(huì)特別大，這是我們所不希望的，因而在NMOS集成電路中傾向于采用或非門。第37頁，共80頁，2023年，2月20日，星期六5.8.3NMOS或非門2輸入端NMOS或非(NOR)門電路圖示于圖5-20?；蚍情T電路是在基本反相器中并聯(lián)一增強(qiáng)型的驅(qū)動(dòng)管，并聯(lián)后(如圖5-21所示)等效的阻抗值會(huì)減小。對(duì)圖5-21分析可得到，即并聯(lián)后流經(jīng)或非門的電流增大。因而對(duì)2輸入或非門，每一驅(qū)動(dòng)管的W不必加倍，可仍維持原值，甚至可縮小。第38頁，共80頁，2023年，2月20日，星期六5.8.3NMOS或非門對(duì)于靜態(tài)NMOS電路來講，最大的問題在于輸出為邏輯0狀態(tài)時(shí)，靜態(tài)功耗電路中始終有直流電流，如圖5-17(d)所示。因而與將要討論的CMOS電路相比，NMOS電路的靜態(tài)功耗較大；但它的電路結(jié)構(gòu)相對(duì)簡單，對(duì)每一個(gè)邏輯輸入來講只有一個(gè)晶體管開或關(guān)．這樣門的輸入電容減小，面積也相對(duì)較小，所以它在高速電路中仍然具有吸引力。為廠降低功耗，已有多種NMOS的動(dòng)態(tài)電路方案，在這類動(dòng)態(tài)電路中通常用時(shí)鐘控制設(shè)法使驅(qū)動(dòng)管和負(fù)載管交替導(dǎo)通。在此術(shù)再一一討論。第39頁，共80頁，2023年，2月20日，星期六5.8.4NMOS通導(dǎo)管NMOS通導(dǎo)管(Passtransistor)示于圖5-22。將N溝晶體管的一端接VIN(等于VDD)，另一端接負(fù)載電容CL，這時(shí)MOS管就用作通導(dǎo)，稱為通導(dǎo)管。第40頁，共80頁，2023年，2月20日，星期六5.8.4NMOS通導(dǎo)管假設(shè)負(fù)載電容CL初始已被完全放電?，F(xiàn)如在t=0時(shí)，柵極上：加一階梯電壓VG(如圖5-22(a)所示)，它等于VDD(邏輯1)。由于MOS管本身是對(duì)稱的，因此首先要確定MOS管的漏端和源端。而管子的漏端和源端的確定取決于所加電位的高低。在充電時(shí)，對(duì)照?qǐng)D，可確定左端為漏端(D)，而右端為源端(S)，因?yàn)榫w管的兩端電壓中左端較高。當(dāng)t>0時(shí)，IDS將流過晶體管對(duì)CL充電，輸出電壓VOUT逐漸升高，如圖5-22(b)所示。隨著CL充電，VGS下降。當(dāng)VGS下降到閾值電壓VTN時(shí)，MOS管截止，VOUT則達(dá)到VDD-VTN，這是通導(dǎo)管可以傳遞的最大電壓。這時(shí)的輸出電壓相對(duì)于柵電壓有一閾值電壓的壓落，這對(duì)于通過通導(dǎo)管傳遞數(shù)字信號(hào)時(shí)有重要影響，因?yàn)檫B有通導(dǎo)管的電路必須設(shè)計(jì)成能接受比邏輯1稍低的電平。第41頁，共80頁，2023年，2月20日，星期六5.8.4NMOS通導(dǎo)管在t=0時(shí)，加在VG和VIN上的電壓都等于VDD，因此流過晶體管的電流就是VGS=VDD時(shí)的飽和電流IO。當(dāng)t>0，隨著VS的上升，VGS下降，但VDS仍保持等于VGS。因而在I-V特性曲線上，VDS=VGS時(shí)的軌跡如圖5-23(a)，其電流變化曲線示于圖5-23(b)。第42頁，共80頁，2023年，2月20日，星期六5.8.4NMOS通導(dǎo)管CL通過N溝通導(dǎo)管放電時(shí)的情況如圖5-24。這時(shí)假設(shè)CL已被充電到VDD-VTN電平，隨后輸人端接地。同樣?xùn)烹妷杭右浑A梯波，在t=0時(shí)，VG=VDD，這時(shí)左端為源端而右端為漏端。當(dāng)CL放電時(shí)。由于VGS維持為一常壓即VDD。因而VOUT可以下降至零．這表示在放電情況時(shí)不存在電壓落差。放電時(shí)的電路圖示于圖5-24(a)，輸出電壓VOUT和流經(jīng)管于的電流IDS的變化分別見圖5-24(b)和(c)。第43頁，共80頁，2023年，2月20日，星期六5.8.4NMOS通導(dǎo)管P溝MOS管同樣可以用作通導(dǎo)管。但它的電壓傳輸持件與N溝MOS管不同、因此在充電時(shí)，輸出電壓完全可以達(dá)到VDD，們?cè)诜烹姇r(shí)，則在CL上仍剩留一電壓。通過P溝MOS管充放電時(shí)的電流變化如圖5-25。讀者可以自行對(duì)P溝通導(dǎo)管作出分析。第44頁，共80頁，2023年，2月20日，星期六5.9CMOS門電路CMOS電路稱為互補(bǔ)型(complementary)金屬—氧化物—半導(dǎo)體電路，它同時(shí)利用P溝MOS管和N溝MOSs管，具有功耗低和集成度高的優(yōu)點(diǎn)，因而己被廣泛應(yīng)用于各種場(chǎng)合。CMOS電路具有P阱、N阱和雙阱等工藝結(jié)構(gòu)。第45頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器1．CMOS反相器的工作原理最基本的CMOS反相器的電路圖示于圖5-29(a)，它由一N溝MOS管和一P溝MOS管組成。P溝管稱為上拉管，N溝管稱為下拉管，兩管的柵極相連并接VIN，VOUT則從兩管的同漏端引出。輸入電壓VIN可以為0-VDD之間的任何值，但典型值是5V。第46頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器

對(duì)所有的CMOS電路，必須首先確定管子的漏端和源端。對(duì)于N溝MOS管，漏端是兩端電位較正者；對(duì)于P溝MOS管，漏端是兩端中電位較負(fù)的。根據(jù)這一規(guī)則，圖5-29(a)標(biāo)出了相應(yīng)的符號(hào)。當(dāng)VIN=0時(shí)，N溝MOS管的VGS=0，因而它截止，然而對(duì)于P溝MOS管來說，由于源端處于+VDD，因而柵極相對(duì)于源端為-VDD，所以P溝MOS管是導(dǎo)通狀態(tài)，輸出節(jié)點(diǎn)等效于直接連在地上，因此VOUT=VDD。當(dāng)VIN＝VDD時(shí)，情況則相反。N溝MOS管的柵極電壓為+VDD，因而N溝MOS管導(dǎo)通；而P溝MOS管的柵和源端都處于VDD，使VGS=0，因而P溝MOS管截止。輸出點(diǎn)通過N溝MOS管連接到地，所以VOUT=0?？梢钥闯觯诜€(wěn)態(tài)時(shí)治出電壓總是與輸入電壓相反，即具有邏輯反相功能。第47頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器CMOS電路的主要優(yōu)點(diǎn)之一就是在穩(wěn)態(tài)時(shí)電路不從電明取出電流，因而它的靜態(tài)功耗為零。但在轉(zhuǎn)換過程中，即輸出電壓從或時(shí)，有一短時(shí)間內(nèi)P溝和N溝MOS管都處于導(dǎo)通狀態(tài)，這時(shí)有IDD流過反相器，如圖5-29(b)所示，其最大電流值為IDD，max從圖5-29(c)的轉(zhuǎn)移特性可以看出，當(dāng)VIN約為1／2VDD時(shí)，輸出電壓迅速變化。我們把VIN＝l／2VOUT點(diǎn)處的電壓Vt稱為轉(zhuǎn)移電壓(transitionvoltage)或稱門限電壓。第48頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器

如果且就認(rèn)為反相器具有電學(xué)對(duì)稱性。這時(shí)Vt=VDD/2。由于且，因而有如果有，則第49頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器這說明為了使反相器在電學(xué)上對(duì)稱，P溝MOS管的溝寬應(yīng)是N溝MOS管的溝寬的2.5倍．即P溝MOS管必須相應(yīng)地加寬，以補(bǔ)償較低的空穴遷移率來獲得與N溝管相同的導(dǎo)電特性。CMOS反相器具有很好的直流特性。當(dāng)輸入電壓在0至Vt之間時(shí)，輸出電壓始終為VDD，而當(dāng)輸入電壓在VDD-Vt與VDD之間時(shí)，輸出電壓則維持為零。這可有效防止噪聲的干擾，當(dāng)然噪聲的電平應(yīng)低于上述輸入電壓范圍。圖5-29(d)為CMOS反相器的版圖圖形。此CMOS反相器采用雙阱工藝，圖中下部為P阱，上部為N阱。N溝MOS管制作在P阱中，P溝MOS管制作在N阱中(參閱34．2小節(jié)的討論)。為了保證反相器正常工作，P阱通過P+區(qū)接觸孔接到負(fù)電源(VSS)，而N阱通過N+區(qū)接觸孔接到正電源VDD，因此版圖中方上下兩個(gè)選擇區(qū)以形成N+區(qū)P+區(qū)。第50頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器第51頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器對(duì)于MOS晶體管來講，當(dāng)加上柵電壓時(shí)溝道會(huì)很快形成，因而其響應(yīng)速度主要取決于電路中電容無放電的快慢。MOS晶體管所具有的電容如圖5-30所示。圖中，CGS為柵極與溝道之間的平板電容。CS。sub和CD。sub為源和漏對(duì)襯底(或?qū)?的PN結(jié)電容。當(dāng)溝長為LN溝寬為WN時(shí)，CGS=COXLNWN小，其中COX為單位面積柵電容。第52頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器

在CMOS反相器中，由于N管和P管的源極都接在固定電位上(即VDD和地電壓)，所以源-襯底電容是不重要的。在輸出節(jié)點(diǎn)上的所有電容也可以集中表示為負(fù)載電容CL，這示于圖5-31。CL由以下幾部分組成。（1）下一級(jí)的輸入電容CIN。它是兩個(gè)管子的柵電容之和，即如果本級(jí)(驅(qū)動(dòng)級(jí))的扇出為F，且連接的為同類門，則總的輸入電容為FCIN。

(2)連線電容。它是由晶體管輸出端到下一級(jí)柵極之間連線所產(chǎn)生的電容連續(xù)可以內(nèi)金屬線或者多晶硅線所構(gòu)成。第53頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器(3)驅(qū)動(dòng)級(jí)P溝和N溝MOS管漏對(duì)付底(或?qū)?PN結(jié)的耗盡層電容。當(dāng)反相器的輸入從邏輯1變?yōu)檫壿?時(shí)，N溝MOS管截止，電流流將通過P溝MOS。管對(duì)CL充電，如圖5-32所示。第54頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器假設(shè)輸入和輸出的上升時(shí)間相同，且輸入端發(fā)生躍變，則輸出端電乎上升到VDD／2的時(shí)間為當(dāng)反相器的輸入從邏輯0躍變?yōu)檫壿媗時(shí)，P溝MOS管截止，CL則通過N溝MOS管放電，如圖5-33所示。其電乎降到VDD／2的時(shí)間同樣可表示為可以看出，如果和相等，則上升邊的延遲與下降邊的延遲相同。如果N溝管和P溝管的W和L設(shè)計(jì)成相同，由于兩管遷移率的差異，可以預(yù)計(jì)上升邊的延遲將會(huì)比下降邊的延遲大2至3倍。第55頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器我們可以通過加寬晶體管的寬度使值加大，達(dá)到提高反相器開關(guān)速度的目的，但這樣做的結(jié)果是柵電容也跟著加大，從而使前一級(jí)的負(fù)載加大，所以需要全面加以考慮。對(duì)于一個(gè)電學(xué)上完全對(duì)稱的反相器，其傳播延遲可以表示為這里它取決于工藝參數(shù)和電源電壓。第56頁，共80頁，2023年，2月20日，星期六5.9.1CMOS反相器如前所述，MOS反相器的總功耗由靜態(tài)功耗和動(dòng)態(tài)功耗兩部分組成。CMOS反相器的靜態(tài)功耗幾乎為零，所以其總功耗主要決定于動(dòng)態(tài)功耗。由于對(duì)CL進(jìn)行充放電的一個(gè)周期內(nèi)能量損耗為，如果CL．被充電到VDD電乎，f為充放電的頻率，則CMOS反相器的功耗P為圖5-34根據(jù)式(5-19)，表示了在不同的CL值時(shí)，每個(gè)門的功耗與頻率的變化關(guān)系。第57頁，共80頁，2023年，2月20日，星期六5.9.2CMOS與非門2輸入端CMOS與非門包含兩個(gè)串聯(lián)的N溝下拉管和兩個(gè)并聯(lián)的P溝上拉管，電路圖見圖5-35(a)。當(dāng)A端與B端處于邏輯1狀態(tài)時(shí)，N溝MOS管導(dǎo)通，而P溝MOS管截止．因而輸出電壓為邏輯0。如果A端與B端中有一端處于邏輯0狀態(tài)，則至少有一個(gè)P溝MOS管尋通和一個(gè)P溝MOS管截止．因而輸出電壓為邏輯1。如果A端和B端都處于邏輯0狀態(tài)，則輸出電壓也為邏輯1。因而該電路完成了與非功能。圖5—35(b)為CMOS與非門的版圖圖形。此CMOS與非門同樣采用雙阱工藝，圖中下部為兩個(gè)串聯(lián)的N溝MOS管，上部為兩個(gè)并聯(lián)的P溝MOS管；已P阱接負(fù)電源(VSS)，N阱接正電源(VDD)。第58頁，共80頁，2023年，2月20日，星期六5.9.2CMOS與非門第59頁，共80頁，2023年，2月20日，星期六5.9.3CMOS或非門2輸入端CMOS或非門的電路因見圖5-36(M)。根據(jù)如下原理：對(duì)N溝MOS管，在柵極上加邏輯1電平時(shí)，它就導(dǎo)通，而對(duì)P溝MOS管、柵極加邏輯0電平時(shí)導(dǎo)通。讀者就可以自行分析或非門功能。由于2輸入端CMOS與非門的N溝MOS管兩管串聯(lián)，因而為了獲得電學(xué)上的對(duì)稱性，其N溝MOS管的溝道寬度應(yīng)該加倍。而對(duì)于2輸入端CMOS或非門，則應(yīng)加倍P溝MOS管的寬度。第60頁，共80頁，2023年，2月20日，星期六5.9.3CMOS或非門當(dāng)CMOS與非門及或非門的輸入端數(shù)增加時(shí)，若仍要保持電學(xué)上的對(duì)稱性，則串聯(lián)管的溝道要進(jìn)一步加寬。在或非門小，P溝MOS管面積已經(jīng)很大，如再加多輸入端，會(huì)使或非門的面積更大，因此對(duì)于多輸入端．宜采用與非門結(jié)構(gòu)。即使采用與非門，輸入端也不希望超過4個(gè)。圖5-36(b)為CMOS或非門的版圖圖形。此CMOS或非門同樣采用雙阱工藝，圖中F部為兩個(gè)并聯(lián)的N溝MOS管。上部為兩個(gè)串聯(lián)的P溝MOS管；P阱接負(fù)電源(VSS)、Nj阱接正電源(VDD)。第61頁，共80頁，2023年，2月20日，星期六5.9.3CMOS或非門第62頁，共80頁，2023年，2月20日，星期六5.9.4CMOS與或非門及或與非門

從理論上講，任何復(fù)合門和各種組合邏輯電路都可以通過與非門和或非門構(gòu)成，臂如對(duì)于有4個(gè)輸入端的與或非門可以由圖5-37的2個(gè)與門和1個(gè)或非門構(gòu)成。但對(duì)于CMOS電路，通常采用簡化方法，即將兩個(gè)晶體管串〔每一晶體管串有2個(gè)P溝和2個(gè)N溝晶體管)之間加以適當(dāng)連接而成，如圖5-38所示。如果把2個(gè)晶體管串之間的連接改在N溝之間，那就得到或與非(OR—AND-NOT)門。第63頁，共80頁，2023年，2月20日，星期六5.9.4CMOS與或非門及或與非門第64頁，共80頁，2023年，2月20日，星期六5.9.5CMOS三態(tài)反相器三態(tài)反相門是指，輸出邏輯除了為低電平和高電平外，還可得到第三態(tài)，即高陽抗態(tài)這時(shí)輸出不受輸入A的影響。其電路圖及邏輯符號(hào)號(hào)見圖5—39(a)．(b)。三態(tài)反相門由1個(gè)晶體管串和控制端S組成。當(dāng)S端為邏輯1時(shí)，它如同一普通的反相器；如果S端為邏輯0，則它就處于高阻狀態(tài)。三態(tài)反相門是構(gòu)成各種類型電路，如多路開關(guān)、鎖存器、鐘控邏輯、輸入輸出電路等的基礎(chǔ)。第65頁，共80頁，2023年，2月20日，星期六5.9.6CMOS多路開關(guān)如果將上述兩個(gè)三態(tài)門線與就可得cM()s多路開關(guān)。因?yàn)樗鼈兏饔邢喾吹腟輸入，因此在任何時(shí)候只有一個(gè)三態(tài)門起作用。其邏輯圖及邏輯符號(hào)見圖5-40。采用這種由2個(gè)N溝管和2個(gè)P溝管的晶體管串來構(gòu)成以上邏輯門時(shí)，可減少門的晶體管數(shù)。如CMOS多路開關(guān)，在采用通常的與非門、或非門構(gòu)成時(shí)需要14個(gè)晶體管。若采用上述方法，則只要8個(gè)晶體管就夠了。而更為重要的是晶體管串在版圖設(shè)計(jì)時(shí)比較規(guī)則，有利于充分利用磚片的面積。第66頁，共80頁，2023年，2月20日，星期六5.9.6CMOS多路開關(guān)第67頁，共80頁，2023年，2月20日，星期六5.9.7CMOS傳輸門

在5.8.4小節(jié)中已述及，當(dāng)N溝通導(dǎo)管充電時(shí)，輸出電壓有一閾值電壓的壓落，而對(duì)P溝通導(dǎo)管則在放電時(shí)輸出電壓有一閉值電壓的壓落。如果單獨(dú)使用它們中的任何一種，在后一級(jí)電路的設(shè)計(jì)中必須考慮這一閉值電壓壓落問題。但如果我們將一N溝MOS管和一P溝MOS管并聯(lián)起來就可以解決這一問題，而成為一個(gè)幾乎理想的雙向開關(guān)。第68頁，共80頁，2023年，2月20日，星期六5.9.7CMOS傳輸門CMOS傳輸門示于圖5-4l(a)。從圖中可以看出，兩個(gè)柵極分別由邏輯信號(hào)和所驅(qū)動(dòng)，G和互為反相，因而在t=0時(shí)兩個(gè)MOS管同時(shí)導(dǎo)通。在對(duì)電容CL充電時(shí)，開始電流同時(shí)流過并聯(lián)的兩個(gè)管子。當(dāng)輸出電壓達(dá)到VDD-VTN時(shí)，N溝MOS管截止，但是電流仍然可流過P溝MOS管繼續(xù)對(duì)CL充電，直到輸出電壓完全達(dá)到VDD為止。在電容VDD放電時(shí)，則是P溝MOS管首先截止，N溝MOS管仍能流過電流，因而輸出電壓可以進(jìn)一步下陣至零。這樣，兩種晶體管自身的不足被相互補(bǔ)償了。第69頁，共80頁，2023年，2月20日，星期六5.9.7CMOS傳輸門第70頁，共80頁，2023年，2月20日，星期六5.9.7CMOS傳輸門如果兩個(gè)晶體管的和VT相同，則在t=0時(shí)，初始的充電電流為2IO，這里IO是VGS=VDD時(shí)每一管子中的飽和電流。從因5-41(b)中看到，雖然在不同管子中的電流是沿不同曲線變化，但它們的總和隨電壓的變化幾乎是線性的。因而傳輸門的電阻RTG為線性，它近似等于VDD/2IO。利用N溝MOS管的飽和電流公式：可得：因而通過傳輸門對(duì)CL充放電的時(shí)間常數(shù)為RTGCL。第71頁，共80頁，2023年，2月20日，星期六5.10雙極型電路與MOS電路的比較在比較雙極型電路與MOS電路之前，必須注意，這兩種類型晶體管的基本特性有很大的差別。

(1)BJT管輸出電流Ic為常數(shù)時(shí)的電壓VCE(約300mV)仍很小，而MOS管輸出電流IDS接近常數(shù)時(shí)的電壓VGS-VT要比VCE大得多。

(2)BJT管輸出電流隨輸入電壓上升的變化比MOS管的快得多。對(duì)BJT管而言，，而MOS管的。以上兩種差別也可以從圖5-47中看出。第72頁，共80頁，2023年，2月20日，星期六5.10雙極型電路與MOS電路的比較第73頁，共80頁，2023年，2月20日，星期六5.10雙極型電路與MOS電路的比較(3)BJT管存在基極電流。雙極型集成電路的一個(gè)優(yōu)點(diǎn)是在高速時(shí)對(duì)電容負(fù)載具有較強(qiáng)的電流驅(qū)動(dòng)能力，雖然由于雙極型晶體管的電荷儲(chǔ)存效應(yīng)會(huì)增加延遲。另一優(yōu)點(diǎn)是它較為“皮實(shí)”，在惡劣的I—作環(huán)境下它比起MOS集成電路有較高的可靠性。而MOS晶體管是依靠一層非常薄的柵氧化層作為絕緣層，在過量的尖脈沖電壓的作用下它很容易被破壞。雙極型晶體管的—個(gè)缺點(diǎn)是要求有輸入(基極)電流，這使雙極型集成電路的形式較為復(fù)雜，如要采用電