數(shù)模和模數(shù)轉(zhuǎn)換

數(shù)模和模數(shù)轉(zhuǎn)換第1頁，共69頁，2023年，2月20日，星期六10.1概述一、A/D轉(zhuǎn)換

把模擬信號轉(zhuǎn)換為數(shù)字信號稱為模-數(shù)轉(zhuǎn)換，簡稱為A/D轉(zhuǎn)換。

把實現(xiàn)A/D轉(zhuǎn)換的電路稱為A/D轉(zhuǎn)換器，簡稱為ADC。二、D/A轉(zhuǎn)換

把數(shù)字信號轉(zhuǎn)換為模擬信號稱為數(shù)-模轉(zhuǎn)換，簡稱為D/A轉(zhuǎn)換。

把實現(xiàn)D/A轉(zhuǎn)換的電路稱為D/A轉(zhuǎn)換器，簡稱為DAC。第2頁，共69頁，2023年，2月20日，星期六拾音器放大器揚聲器功率放大器濾波器ADC濾波器計算機系統(tǒng)DAC三、A/D和D/A轉(zhuǎn)換的作用ADC和DAC是數(shù)字系統(tǒng)中的重要組成部件：接口部分例1數(shù)字語音信號處理第3頁，共69頁，2023年，2月20日，星期六

模

擬

傳感器

ADC

數(shù)字邏輯電路或數(shù)字信號處理器或數(shù)字計算機

DAC

模擬

控制器

數(shù)字控制系統(tǒng)構(gòu)成框圖

傳感器(溫度、壓力、流量、應(yīng)力等）進(jìn)行數(shù)字處理（如計算、濾波）、數(shù)據(jù)保存等用模擬量作為控制信號例2數(shù)字控制系統(tǒng)第4頁，共69頁，2023年，2月20日，星期六四、ADC和DAC的兩個性能指標(biāo)1、轉(zhuǎn)換速度2、轉(zhuǎn)換精度五、ADC和DAC的分類1、DAC的分類：權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器倒梯形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器權(quán)電流型D/A轉(zhuǎn)換器權(quán)電容網(wǎng)絡(luò)D/A轉(zhuǎn)換器開關(guān)樹形D/A轉(zhuǎn)換器2、ADC的分類：直接A/D轉(zhuǎn)換器間接A/D轉(zhuǎn)換器第5頁，共69頁，2023年，2月20日，星期六10.2.2

權(quán)電阻網(wǎng)絡(luò)DAC

10.2.3倒T型電阻網(wǎng)絡(luò)DAC

10.2.5DAC的主要技術(shù)指標(biāo)

10.2.4集成DAC

10.2.1

DAC原理及其輸出特性

10.2數(shù)模轉(zhuǎn)換器（DAC）第6頁，共69頁，2023年，2月20日，星期六將數(shù)字量成比例地轉(zhuǎn)換成與之對應(yīng)的模擬量n位數(shù)字量模擬量0~5V或0~10V或－5V~＋5V等10.2.1DAC原理DAC4位8位10位12位16位n=1、DAC的功能：第7頁，共69頁，2023年，2月20日，星期六輸入數(shù)字量｛an-1,an-2...,a1,a0｝是n位有權(quán)碼組合。DAC即是實現(xiàn)將每一位代碼按其權(quán)的大小轉(zhuǎn)換成相應(yīng)的模擬量,再將這些模擬量相加，即得到與數(shù)字量成正比的模擬量。2.實現(xiàn)DAC的基本思想輸出合成電壓值與輸入數(shù)字量{ai}＝｛an-1,an-2...,a1,a0｝成正比系數(shù)K第8頁，共69頁，2023年，2月20日，星期六輸出電壓最大值7V輸出電壓最大值5V分辨率0.714V00.7141.4282.1432.8573.5714.2865.000001010011100101110111vo/VD0000010010001101000101011001110D0000輸出電壓最大值5V分辨率0.333V第9頁，共69頁，2023年，2月20日，星期六電阻網(wǎng)絡(luò)模擬電子開關(guān)求和運算放大器3.D/A轉(zhuǎn)換器的組成第10頁，共69頁，2023年，2月20日，星期六10.2.2權(quán)電阻網(wǎng)絡(luò)DAC電阻品種多且阻值范圍太寬第11頁，共69頁，2023年，2月20日，星期六ai=0,Si將電阻2R接地ai=1,Si接運算放大器反相端，電流Ii流入求和電路

電阻網(wǎng)絡(luò)模擬電子開關(guān)求和運算放大器輸出模擬電壓輸入4位二進(jìn)制數(shù)根據(jù)運放線性運用時虛地的概念可知，無論模擬開關(guān)Si處于何種位置，與Si相連的2R電阻將接“地”或虛地。1、原理電路10.2.3倒T形電阻網(wǎng)絡(luò)DAC第12頁，共69頁，2023年，2月20日，星期六與Si相連的2R電阻將接“地”或虛地2、DAC公式推導(dǎo)電流I每向求和點方向流過一個節(jié)點就衰減一半第13頁，共69頁，2023年，2月20日，星期六

3、電路特點：1）倒梯形電阻網(wǎng)絡(luò)中只有R和2R兩種阻值的電阻，這給集成電路的設(shè)計和制作帶來很大的方便。2）當(dāng)輸入數(shù)字信號的為1的時候，對應(yīng)開關(guān)便將2R電阻接到運放反向輸入端，而當(dāng)其為0時，便將2R電阻接地；求和放大器反向輸入端的電位始終接近于0，所以無論開關(guān)合到哪一邊，流過每個支路的電流始終不變。

第14頁，共69頁，2023年，2月20日，星期六4、倒梯形電阻網(wǎng)絡(luò)集成D/A轉(zhuǎn)換器CB7520(AD7520)為10位的輸入CMOS集成電路第15頁，共69頁，2023年，2月20日，星期六

5、具有雙極性輸出的D/A轉(zhuǎn)換器只要在求和放大器的輸入端接入一個偏移電流，使輸入最高位為1而其他各位輸入為0時的輸出V0=0，同時將輸入的符號位反相后接到一般的D/A轉(zhuǎn)換器的輸入，就得到了雙極型輸出的D/A轉(zhuǎn)換器。

第16頁，共69頁，2023年，2月20日，星期六第17頁，共69頁，2023年，2月20日，星期六D2D1D0D2D1D0VO100000-4101001-3110010-2111011-10001000001101101011020111113第18頁，共69頁，2023年，2月20日，星期六10.2.4集成DAC1.AD7541DAC12位CMOS倒T型電阻網(wǎng)絡(luò)DAC

可以算出，當(dāng)VR=10V，滿度電壓Vomax=9.99975V第19頁，共69頁，2023年，2月20日，星期六八位寄存器(1)輸入八位寄存器(2)輸入八位－＋＋URRfbIout1Iout2AGNDVCCuoDGND&LECSWR1WR2XFERDACD7D0......11簡化電路框圖2.集成D/A轉(zhuǎn)換器DAC0832第20頁，共69頁，2023年，2月20日，星期六2.集成D/A轉(zhuǎn)換器DAC0832DAC0832管腳圖CSWR1WR2AGNDD4D5D6D7D0D1D2D3VCCVRRfbDGNDLEXFERIout2Iout11234567891019181716151413121120CS片選端WR1、WR2寫入端D7--D0數(shù)據(jù)輸入端XFER轉(zhuǎn)移控制端LE鎖存使能端Iout2Iout1電流輸出端VR參考電壓端Rfb內(nèi)部反饋電阻引出端第21頁，共69頁，2023年，2月20日，星期六2.集成D/A轉(zhuǎn)換器DAC0832DAC0832與微處理器相連第22頁，共69頁，2023年，2月20日，星期六

（1）脈沖波產(chǎn)生電路

3、DAC應(yīng)用第23頁，共69頁，2023年，2月20日，星期六（2）數(shù)字式可編程增益控制電路第24頁，共69頁，2023年，2月20日，星期六10.2.5DAC的主要技術(shù)指標(biāo)1.轉(zhuǎn)換精度：通常用分辨率和轉(zhuǎn)換誤差來描述分辨率：DAC模擬輸出電壓可能被分辨的等級數(shù)用輸入數(shù)字量的位數(shù)表示D/A轉(zhuǎn)換器的分辨率用能分辨的最小輸出電壓表示D/A轉(zhuǎn)換器的分辨率轉(zhuǎn)換誤差：DAC實際輸出模擬電壓與理論上應(yīng)該輸出的電壓之間的誤差比例系數(shù)誤差失調(diào)誤差非線性誤差第25頁，共69頁，2023年，2月20日，星期六10.2.5DAC的主要技術(shù)指標(biāo)比例系數(shù)誤差：實際轉(zhuǎn)換特性曲線的斜率與理想特性曲線斜率的偏差

當(dāng)VREF偏離標(biāo)準(zhǔn)值△VREF時，就會在輸出端產(chǎn)生誤差電壓由△VREF引起的誤差屬于比例系數(shù)誤差第26頁，共69頁，2023年，2月20日，星期六10.2.5D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)失調(diào)誤差：由運算放大器的零點漂移引起，其大小與輸入數(shù)字量無關(guān)，該誤差使輸出電壓的轉(zhuǎn)移特性曲線發(fā)生平移。第27頁，共69頁，2023年，2月20日，星期六10.2.5D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)非線性誤差：DAC的數(shù)字輸入量作等量增加時，其模擬輸出電壓不能等量增加的程度第28頁，共69頁，2023年，2月20日，星期六考慮最壞情況全0到全1——輸出到滿度的允許誤差內(nèi)（通常是±1／2LSB）建立時間（tset）——當(dāng)輸入的數(shù)字量發(fā)生變化時，輸出電壓變化到相應(yīng)穩(wěn)定電壓值所需時間2.轉(zhuǎn)換速度10.2.5DAC的主要技術(shù)指標(biāo)第29頁，共69頁，2023年，2月20日，星期六10.3.1

ADC原理及其一般工作步驟

10.3.2直接轉(zhuǎn)換型ADC

逐次比較型ADC10.3.3間接轉(zhuǎn)換型ADC

10.3.4ADC的性能指標(biāo)

10.3模數(shù)轉(zhuǎn)換器（ADC）10.3.5集成ADC及其使用

并行ADC

雙積分式ADC

第30頁，共69頁，2023年，2月20日，星期六模擬量：時間上連續(xù)，幅值也連續(xù)數(shù)字信號：時間上離散，幅值也離散ADC一般包括：采樣、保持、量化、編碼4個過程A/D轉(zhuǎn)換器概述將模擬電壓成正比地轉(zhuǎn)換成對應(yīng)的數(shù)字量ADC功能：第31頁，共69頁，2023年，2月20日，星期六采樣定理：采樣頻率至少應(yīng)為信號最高有效頻率的兩倍信號調(diào)理：使信號的最大幅度與ADC的基準(zhǔn)電壓相當(dāng)?shù)屯V波：濾除信號中超出采樣頻率的頻率成分A/D轉(zhuǎn)換器概述A／D轉(zhuǎn)換前的模擬信號處理方案第32頁，共69頁，2023年，2月20日，星期六10.3.1ADC原理

1.采樣與保持

采樣是將隨時間連續(xù)變化的模擬量轉(zhuǎn)換為在時間離散的模擬量保持電路則將所采樣的模擬信號值保持一段時間。以使得后續(xù)的量化編碼過程中信號值不發(fā)生變化。采樣與保持過程往往是通過采／保電路同時完成的第33頁，共69頁，2023年，2月20日，星期六

fs≥2fi(max)

采樣頻率:每秒鐘采樣的次數(shù)輸入信號Vi的最高頻率分量的頻率VitVs香農(nóng)采樣定理：為了保證采樣信號Vs能正確地表示模擬輸入信號Vi，必須滿足：第34頁，共69頁，2023年，2月20日，星期六2.量化與編碼量化：把采樣電壓表示為最小量化單位（△)的

整數(shù)倍的過程即:[Vs/△],余數(shù)即為量化誤差編碼:把量化的結(jié)果(△的整數(shù)倍)用二進(jìn)制代碼表示,這些代碼就是A/D轉(zhuǎn)換的結(jié)果第35頁，共69頁，2023年，2月20日，星期六01tvI00110110vIt量化與編碼的概念第36頁，共69頁，2023年，2月20日，星期六例:試用三位二進(jìn)制代碼對0—1V的電壓進(jìn)行

量化與編碼(取△=1/8V)01/8V7/8V2/8V3/8V4/8V5/8V6/8V1V0△0001△0012△0103△0114△1005△1016△1017△110

Vi量化結(jié)果

編碼結(jié)果第37頁，共69頁，2023年，2月20日，星期六如果取△=2/15V,量化誤差為1/15V01/15V13/15V3/15V5/15V7/15V9/15V11/15V1V0△0001△0012△0103△0114△1005△1016△1107△111

Vi量化結(jié)果

編碼結(jié)果第38頁，共69頁，2023年，2月20日，星期六3.關(guān)于量化誤差用表示最小量化單位。是數(shù)字信號最低位為1時所對應(yīng)的模擬量，即1LSB任意采樣電壓不一定都能被整除，所以量化后不可避免地存在量化誤差量化誤差是原理性誤差，因而無法消除。ADC的位數(shù)越多，各離散電平之間的差值越小，量化誤差越小兩種量化方式：只舍不入和四舍五入任何一個數(shù)字量的大小只能的整數(shù)倍第39頁，共69頁，2023年，2月20日，星期六4.采樣—保持電路第40頁，共69頁，2023年，2月20日，星期六并聯(lián)比較型ADC框圖電壓比較器狀態(tài)寄存器編碼器代碼轉(zhuǎn)換器輸出鎖存器+Vi—10.3.2直接轉(zhuǎn)換型ADC第41頁，共69頁，2023年，2月20日，星期六10.3.2直接轉(zhuǎn)換型ADC電壓比較器輸入模擬電壓精密電阻網(wǎng)絡(luò)（23個電阻）精密參考電壓D觸發(fā)器VREF/82VREF/84VREF/85VREF/86VREF/83VREF/87VREF/8輸出數(shù)字量1.并行比較型ADC第42頁，共69頁，2023年，2月20日，星期六第43頁，共69頁，2023年，2月20日，星期六11VREF/159VREF/1513VREF/157VREF/153VREF/15VREF/155VREF/15VI=8VREF/1511110000001111I7的優(yōu)先級最高001第44頁，共69頁，2023年，2月20日，星期六

vI

I7I6I5I4I3I2I1D2D1D0

7VREF/15

vI9VREF/15

0001111100

9VREF/15

vI11VREF/15

0011111101

5VREF/15

vI7VREF/15

0000111011

3VREF/15

vI

5VREF/15000001101011VREF/15

vI13VREF/15

011111111013VREF/15

vI15VREF/15

1111111111

VREF/15

vI

3VREF/15

0000001001

0vIVREF/15

0000000000

根據(jù)各比較器的參考電壓值，可以確定輸入模擬電壓值與各比較器輸出狀態(tài)的關(guān)系

比較器的輸出狀態(tài)由D觸發(fā)器存儲，經(jīng)優(yōu)先編碼器編碼，得到數(shù)字量輸出。第45頁，共69頁，2023年，2月20日，星期六并聯(lián)比較型ADC特點：轉(zhuǎn)換速度快；結(jié)構(gòu)復(fù)雜。第46頁，共69頁，2023年，2月20日，星期六逐次逼近轉(zhuǎn)換過程與用天平稱物重非常相似所加砝碼重量第一次第二次第三次第四次再加4克再加2克再加1克8克砝碼總重<待測重量Wx，8克砝碼保留砝碼總重仍<待測重量Wx，4克砝碼保留砝碼總重>待測重量Wx，2克砝碼撤除砝碼總重＝待測重量Wx，1克砝碼保留

結(jié)果8克12克12克13克

所用砝碼重量：8克、4克、2克和1克設(shè)待秤重量Wx=13克。稱重過程

2.逐次比較型ADC第47頁，共69頁，2023年，2月20日，星期六逐次漸近型ADC框圖DAC逐次漸近寄存器輸出寄存器脈沖源+-CVLVsVoVBCP控制邏輯

第48頁，共69頁，2023年，2月20日，星期六轉(zhuǎn)換原理

100…0100…0I

≥VREF/2

1I

<VREF/2

0第49頁，共69頁，2023年，2月20日，星期六010…0010…0I

≥3/4VREF

1010I

<3/4VREF

轉(zhuǎn)換原理

第50頁，共69頁，2023年，2月20日，星期六001…0001…0I

≥5/8VREF

1010I

<5/8VREF

10轉(zhuǎn)換原理

第51頁，共69頁，2023年，2月20日，星期六10000000A=6.84VVREF=10V10101111第52頁，共69頁，2023年，2月20日，星期六第53頁，共69頁，2023年，2月20日，星期六三位逐次比較型ADC工作過程000清0初始化100S1置最高位QCQBQA

010110最高位比較S3置最低位S2置次高位次高位比較111101011001最低位比較S4鎖存100

101110111000

001010011并行碼輸出最高位保留1最高位保留0第54頁，共69頁，2023年，2月20日，星期六逐次逼近型ADC的特點：⑴速度較高⑵精度較高⑶轉(zhuǎn)換時間固定（如4位ADC需5個CP脈沖）。⑷一般輸出帶有緩沖器，便于與微機接口。應(yīng)用較廣泛。第55頁，共69頁，2023年，2月20日，星期六10.3.3間接轉(zhuǎn)換型ADC

間接轉(zhuǎn)換型ADC實現(xiàn)基本原理直接轉(zhuǎn)換型ADC是直接進(jìn)行輸入模擬電壓到輸出數(shù)字編碼的變換雙積分型ADC間接轉(zhuǎn)換型ADC是是通過電壓－時間變換或電壓－頻率變換，對變換后的時間或頻率進(jìn)行計量，從而得到數(shù)字編碼量對輸入模擬電壓進(jìn)行積分，將輸入電壓平均值變換成與之成正比的時間間隔。再對已知參考電壓進(jìn)行積分。積分時利用時鐘脈沖和計數(shù)器測出相應(yīng)時間間隔，進(jìn)而得到相應(yīng)的數(shù)字量輸出。該ADC也稱為電壓－時間－數(shù)字式積分器第56頁，共69頁，2023年，2月20日，星期六積分器（1）當(dāng)I為＋3V，紅線所示波形。設(shè)電路對I的積分時間t1=60ms，對VREF積分時使O=0的時刻為t2。計算t1時刻O=？t2-t1=?（2）若I改為＋4V，藍(lán)線所示波形，再計算t1=60ms時的O和t3-t1的值解：(1)

t2-t1=30ms60110－6＋3t(ms)O(V)t1t210090t(ms)－3.8－5.1＋4t3P(－6V)(+3V)(－6V)(+3V)(+4V)I(V)t3-t1=40ms(2)結(jié)論:(1)t1一定，P與1成正比。(2)t1、VREF一定，t2-t1與I成正比。第57頁，共69頁，2023年，2月20日，星期六雙積分型ADC電路原理分析它由積分器、過零比較器（C）、時鐘脈沖控制門（G）和定時器、計數(shù)器（FF0～FFn）等幾部分組成第58頁，共69頁，2023年，2月20日，星期六（2）第一次積分階段工作原理：（1）準(zhǔn)備階段計數(shù)器清零，積分電容放電，

vO=0Vt=0時，輸入電壓vI加到積分器的輸入端。積分器從0開始積分：由于vO<0V，過零比較器輸出vC=1，控制門G打開。計數(shù)器從0開始計數(shù)經(jīng)過2n個時鐘脈沖后，觸發(fā)器FF0～FFn－1都翻轉(zhuǎn)到0態(tài)，而Qn=1，開關(guān)S1由A點轉(zhuǎn)到B點，第一次積分結(jié)束。第一次積分時間為：

t=T1=2nTC

第59頁，共69頁，2023年，2月20日，星期六（3）第二次積分階段工作原理：當(dāng)t=t1時，S1轉(zhuǎn)接到B點，基準(zhǔn)電壓－VREF加到積分器的輸入端；積分器開始反向積分同時，N級計數(shù)器又從0開始計數(shù)當(dāng)t=t2時，積分器輸出電壓vO>0V，比較器輸出vC=0，控制門G被關(guān)閉，計數(shù)停止。第60頁，共69頁，2023年，2月20日，星期六在T2結(jié)束時vO的表達(dá)式可寫為：設(shè)T2=t2－t1，于是有：設(shè)在此期間計數(shù)器所累計的時鐘脈沖個數(shù)為λ，則：T2與VI成正比，T2就是雙積分A/D轉(zhuǎn)換過程的中間變量計數(shù)器中所計得的數(shù)λ（λ=Qn-1…Q1Q0），與在取樣時間T1內(nèi)輸入電壓的平均值VI成正比。只要VI<VREF，轉(zhuǎn)換器就能將輸入電壓轉(zhuǎn)換為數(shù)字量T2=λTC

工作原理：第61頁，共69頁，2023年，2月20日，星期六雙積分型ADC的特點：（1）抗干擾能力強；（2）穩(wěn)定性好，精度高；（3）轉(zhuǎn)換速度慢。第62頁，共69頁，2023年，2月20日，星期六V-F變換型ADCVCO&計數(shù)器寄存器VsVGV0第63頁，共69頁，2023年，2月20日，星期六