基于12 bit流水線ADC采樣保持電路的設(shè)計-設(shè)計應(yīng)用

精品文檔-下載后可編輯基于12bit流水線ADC采樣保持電路的設(shè)計-設(shè)計應(yīng)用0引言

隨著CMOS技術(shù)的迅猛發(fā)展，CMOS圖像傳感器以其高集成度、低功耗、低成本等優(yōu)點，已廣泛用于超微型數(shù)碼相機、手機等圖像采集的領(lǐng)域。而流水線模數(shù)轉(zhuǎn)換器以其高速、低功耗、中高精度而被廣泛應(yīng)用于圖像傳感器的芯片級和列級A／D轉(zhuǎn)換器中。當(dāng)前，流水線A／D轉(zhuǎn)換器比較成熟的國際水平已達到14bit10MHz。國內(nèi)已流片成功的大多數(shù)是10bit流水線A／D轉(zhuǎn)換器，因此10bit以上的高精度流水線A／D轉(zhuǎn)換器還需要進一步研究。在A／D轉(zhuǎn)換器中，采樣保持電路作為其前端關(guān)鍵的模塊，它的性能直接決定了整個ADC的性能。

本文采用一種全差分電荷轉(zhuǎn)移型結(jié)構(gòu)的采樣保持電路，這種結(jié)構(gòu)可以很好地消除與輸入信號無關(guān)的電荷注入和時鐘饋通；通過底極板采樣技術(shù)，消除與輸入信號相關(guān)的電荷注入和時鐘饋通；使用柵壓自舉電路來消除開關(guān)的非線性。同時采用折疊式增益增強運算放大器，減小由于有限增益和不完全建立帶來的誤差。該采樣保持電路在5V電源電壓，20MS／s采樣頻率下，在輸入信號為奈奎斯特頻率時，無雜散動態(tài)范圍(SFDR)為76dB，采樣精度達到0.012％，滿足12bit精度要求。

1采樣保持電路

圖1為本文設(shè)計的采樣保持電路結(jié)構(gòu)，該結(jié)構(gòu)稱為電荷轉(zhuǎn)移型采樣保持電路。

它的工作時序如圖2所示，clk1和clk2是兩相不交疊時鐘，控制采樣保持電路分別工作于采樣相和保持相；clkb為clkl的反相。當(dāng)clk1為高電平時，電路進入采樣相，運放兩個輸入端被短路，輸入信號存儲在采樣電容Cs上；clk2為高電平時，電路進入保持相，將差分電荷轉(zhuǎn)移到反饋電容Cf上。

在從采樣相向保持相轉(zhuǎn)變的過程中，clklpp，clklp，clkl依次關(guān)斷，實現(xiàn)了底極板采樣，以減少開關(guān)時鐘饋通和溝道電荷注入的影響；且只有差分電荷轉(zhuǎn)移到反饋電容Cf上，共模電荷一直保存在采樣電容Cs上。因此，這種結(jié)構(gòu)可以處理共模范圍較大的輸入信號。

2采樣電容、開關(guān)的選取和設(shè)計

2.1采樣電容的選取

在采樣保持電路中，采樣電容的取值對電路的性能有直接的影響。采樣電容越小，熱噪聲就大，因為熱噪聲主要由電路中的開關(guān)導(dǎo)通電阻產(chǎn)生，其方差是開關(guān)電容值的函數(shù)(σ2thermal≈kT／C，其中k為波爾茲曼常量，T為溫度)，則電路的信噪比(SNR)就降低。如果采樣電容較大，會使電路的功耗增大，速度變慢，而此時信噪比主要受量化噪聲的限制，沒有明顯改善。因此在設(shè)計時，把噪聲限制在一定范圍之內(nèi)，得到電容的值，再犧牲一些功耗和速度，取稍大電容值即可。本文所設(shè)計的ADC具有12bit分辨率，量化范圍為±1V。如果要求由熱噪聲與量化噪聲所引起的SNR多能下降1dB，即需滿足：kT／Cs△2／46.3，△為1LSB對應(yīng)的幅度。根據(jù)上式算出，采樣電容Cs0.8pF，取Cs=Cf=1pF。

2.2采樣開關(guān)的設(shè)計

2.2.1開關(guān)類型的選取

在采樣保持電路中，開關(guān)的性能對電路有著非常重要的影響。因此對于圖1中的開關(guān)作了詳細設(shè)計。在電路設(shè)計時，考慮到性能和功耗的優(yōu)化，在對性能沒有明顯影響時，盡可能采用簡單電路，否則以性能為主。圖1中SW2和SW3處的開關(guān)主要用于連接到共模參考電壓，短接輸入端，短接輸出端，對其性能要求不是很高，故采用簡單的NMOS開關(guān)和CMOS互補型開關(guān)。在SWl處由于采樣開關(guān)線性度對電路采樣相的線性性能影響，如果用一個簡單的NMOS開關(guān)，當(dāng)輸入信號電壓變化時，其導(dǎo)通電阻也隨之變化，這在實際工作中會引起較大的誤差。而CMOS開關(guān)其導(dǎo)通電阻雖有所減小，但隨輸入信號的變化，其柵-源電壓會隨之改變，因此信號仍有失真，所以本文采用了一種線性度更好的柵壓自舉開關(guān)。

2.2.2開關(guān)參數(shù)設(shè)計

由于小尺寸的開關(guān)會帶來大的導(dǎo)通電阻，嚴(yán)重影響電路的速度，而大尺寸的開關(guān)則會引入非常大的饋通電容，對前級造成明顯的影響。在本電路中，NMOS開關(guān)的W／L為12／1時仿真性能；對于CMOS互補型開關(guān)，其導(dǎo)通電阻的線性度受p管和n管的寬長比比例影響。所以要對管子的寬長比進行優(yōu)化。經(jīng)過仿真發(fā)現(xiàn)，在本電路中，當(dāng)PMOS和NMOS的寬度比為2.8／1時，導(dǎo)通電阻Ron在整個工作范圍內(nèi)變化，線性度。柵壓自舉開關(guān)的電路結(jié)構(gòu)如圖3所示。它由時鐘倍增電路、傳輸管和柵-源電壓控制電路組成。由于傳輸管M1的柵-源電壓Vgs恒定為VDD，因此自舉開關(guān)的導(dǎo)通電阻Ron較小，且基本恒定，線性度較好。圖4為輸入正弦信號時，開關(guān)傳輸管M1的Vgs仿真波形，從圖中可以看出，其Vgs基本不變，由于受M1柵上的寄生電容的影響，柵源電壓略小于VDD。

3運算放大器(OTA)的設(shè)計

OTA是采樣保持電路的，它決定了該采樣保持電路的精度和建立時間。由于該采樣保持電路運用于12bit20MHz流水線ADC，則要求該放大器的輸出在25ns的建立時間內(nèi)穩(wěn)定在終值0.012％。如果將OTA設(shè)為單極點放大器，則可估算出OTA的直流增益能達到84dB以上，單位增益帶寬必須大于72MHz。為了能達到較好的性能，一般都留有一定的余量，因此實際上設(shè)計中要比這些值大很多。考慮到普通運放的增益不夠高；兩級運放則速度上又達不到，故本文采用增益增強的折疊式共源共柵運放。

本文采用的放大器為如圖5所示的帶有A1和A2兩個輔助放大器的增益增強型折疊式共源共柵放大器。從工程設(shè)計角度考慮，采用統(tǒng)一模塊化可簡化設(shè)計過程，減少設(shè)計出錯的可能性。因此輔助放大器也采用折疊式共源共柵結(jié)構(gòu)，所有偏置電壓都由一個偏置電路產(chǎn)生，并取偏置電流為主運放的1／10，以減小功耗。其中，Al以NMOS管作為輸入端，A2以PMOS管作為輸入端?？紤]到這兩個運放的直流輸出是為主運放的M7，M8，M9，M10提供直流偏置，不需要大范圍的波動，因此采用一種簡單實用的共模反饋。另外，輔助放大器的單位增益帶寬至少與主放大器的帶寬相等，稍大則穩(wěn)定時間會更短一些，因此可在其輸出端接電容來調(diào)節(jié)帶寬，將其控制在主運放第二極點內(nèi)的合適位置。主運放則采用連續(xù)時間型共模反饋。

4性能仿真和芯片版圖

本電路采用CSMC公司的0.5μmCMOS工藝庫，應(yīng)用Spectre對運算放大器和采樣保持電路進行仿真驗證，表1為典型條件下(TT(工藝角)，27℃)運算放大器的性能參數(shù)。從表中可以看出，運算放大器的性能滿足采樣保持電路要求。表中：V為電源電壓；CF為負(fù)載電容；G為直流增益；GBW為單位增益帶寬；?為相位裕度；Pdiss抵為功耗。

在采樣保持電路的輸入端加差分電壓1V，時鐘頻率為20MHz，仿真結(jié)果表明輸出電壓達到LSB／2(0.012％)精度內(nèi)所需要的時間為14ns，完全滿足12bit的精度要求。

圖6是在采樣頻率為20MHz下，對由輸入信號為Nyquist頻率(9.8193MHz)，Vp-p=2V的正弦信號，所得到的輸出信號頻譜圖。從圖中可以看出電路的SFDR為76dB，完全滿足系統(tǒng)要求。

圖7為運算放大器的版圖，面積為288μm×128μm(包括主電路、輔助放大器、偏置和共模反饋電路)。該運算放大器作為一個模塊已流片測試。測試結(jié)果表明該放大器性能與仿真值相近，功能正確，可用于該采樣保持電路中。

5結(jié)論

本文設(shè)計了一個可用于12bit，20MS／s流水線ADC中的采樣／保持電路。該電路使用CSMC公司的0.5μmCMOS工藝庫，在20MS／s采樣頻率下，當(dāng)輸入信號的頻率為9.819