基于DSP和FPGA技術的低信噪比雷達信號檢測-基礎電子

精品文檔-下載后可編輯基于DSP和FPGA技術的低信噪比雷達信號檢測-基礎電子摘要：提出一種基于DSP和FPGA技術的低信噪比情況下雷達信號檢測技術的工作原理與硬件實現(xiàn)方法，采用數(shù)字化的處理方法處理信息，取代傳統(tǒng)使用的模擬檢測技術，并對實現(xiàn)的檢測方法和關鍵算法做了詳細介紹。

我國目前的海事雷達大多為進口雷達，有效探測距離小，在信噪比降為3dB時已經無法識別信號。隨著微電子技術的迅猛發(fā)展，高速A／D(模擬／數(shù)字轉換)和高速數(shù)字信號處理器件(DigitalSignalProeessors，DSP)、高速現(xiàn)場可編程邏輯器件(FieldProgrammableGateArray，F(xiàn)PGA)的出現(xiàn)，可以在不增加現(xiàn)有雷達發(fā)射功率和接收靈敏度的前提下，在信噪比降為3dB時能測到雷達信號，使雷達的有效作用距離提高。本文主要介紹基于DSP和FPGA技術的低信噪比情況下雷達信號的檢測。

1設計思想

本技術的設計思想主要是通過對接收到的雷達信號進行高速A／D采樣，然后利用DSP和FPGA芯片對采樣后的信號幅度和輪廓進行判斷，以實現(xiàn)低信噪比條件下雷達信號的識別，從而還原出有效信號。系統(tǒng)原理框圖如圖1所示。

2系統(tǒng)的硬件設計

2．1高速A／D設計

大部分雷達信號為射頻脈沖信號，常用的工作頻率范圍為2～18GHz，脈沖持續(xù)時間在幾十納秒到幾百微秒。假設檢測信號脈寬為150ns，根據(jù)奈奎斯特采樣原理，必須選用高速的A／D轉換器才不使信號丟失，實際實現(xiàn)需盡可能地多采樣數(shù)據(jù)，才有利于信號幅度和輪廓的識別。經綜合考慮，決定每隔8ns采樣一個數(shù)據(jù)，150ns可采樣18個數(shù)據(jù)，選用125MHz的高速A／D轉換芯片MAX19541，數(shù)據(jù)采樣位數(shù)為12位。MAX19541經過優(yōu)化，在高于300MHz的高IF頻率時具有優(yōu)異的動態(tài)性能。MAX19541采用1．8V單電源工作，轉換速率高達125MSPS，功耗僅為861mW，差分模擬輸入可以是交流或直流耦合。該器件還具有可選的片上2分頻時鐘電路，允許高達250MHz的時鐘頻率。這有助于降低輸入時鐘源的相位噪聲，從而獲得較高的動態(tài)性能，同時采用差分的LVPECL采樣時鐘，可以獲得性能。MAX19541數(shù)字輸出為CMOS兼容，數(shù)據(jù)格式可選擇2的補碼或偏移二進制碼，可工作在并行模式，以采樣速率從單個并行端口輸出數(shù)據(jù)；或工作在demux并行模式，以1／2采樣速率從兩個單獨的并行端口輸出數(shù)據(jù)。MAX19541的這些優(yōu)異性能不僅滿足高速采樣的要求，并且外圍器件少，與后級芯片接口簡單，無需電平轉換。

2．2FPGA設計

FPGA芯片主要實現(xiàn)數(shù)據(jù)緩存和電平判斷功能，其問題為基于用雙端口塊存儲器(BlockRAM)的FIFO模塊設計和電平判斷檢測設計。

由于接收機設計的目的是準確實時地處理輸入數(shù)據(jù)，高速A／D的輸出必須由高速數(shù)字電路處理，否則數(shù)字化后的數(shù)據(jù)就會丟失，或者系統(tǒng)只能工作在非實時模式，所以這些處理方法的計算速度則是目前為關心的問題。為了能夠及時處理高速采樣(8ns)數(shù)據(jù)，不丟失數(shù)據(jù)，后繼數(shù)字處理器件FPGA處理芯片必須選用工作速度高于8ns的芯片，這里選用了Xilinx公司的SPARTANXC3S200。Spartan-3FPGA采用90nm技術，I／O管腳都支持全SelectIO-Ultra功能，實現(xiàn)了快速、靈活的電接口，足夠多的I／O管腳可分別與前級的12位高速A／D轉換芯片、后級的DSP處理器相連。該器件具有SRL16移位寄存器邏輯和分布式存儲器，能夠滿足高速大容量的數(shù)據(jù)緩存和判斷處理的需求。FPGA芯片的數(shù)據(jù)緩存功能基于用雙端口塊存儲器(BlockRAM)的FIFO模塊設計，容量為負責存儲高速A／D轉換器轉換過來的并行12位數(shù)據(jù)，供DSP進行數(shù)據(jù)處理。系統(tǒng)的工作時鐘是65MHz，在實現(xiàn)該模塊時，調用COREGenerator來生成FIFO，通過FPGA中的專用雙端口塊存儲器資源，生成的FIFO模塊，其存取速度可以達到100MHz以上，完全滿足實際使用的需求。

FPGA芯片的電平判斷檢測功能在后面的FPGA檢測方法中有詳細說明。

2．3DSP設計

DSP處理器負責電平判決門限的運算處理，選用TI公司的TMS320F2812芯片。TMS320F2812提供了強大的計算能力，運行速度可達150MIPS，具有處理性能更強，外設集成度更高，程序存儲器更大等特點。TMS320F2812包含了多種芯片，可提供不同容量存儲器和不同外設，以滿足各種應用的要求。TMS320F2812芯片通過外部地址與數(shù)據(jù)總線與FP-GA處理芯片相連接。DSP處理器不斷從FPGA芯片的FIFO中讀出A／D轉換后的雷達接收數(shù)據(jù)，經過運算處理得出噪聲的均方根值，再計算出雷達信號的判決門限值寫入FPGA芯片的電平接收寄存器中，以進行有用信號的判斷處理。

3系統(tǒng)的算法設計

該檢測方法的難度在于噪聲均方根值的計算和信號判決門限值的確定。

3．1噪聲均方根值的計算

為了確定噪聲的均方根值，DSP處理器需要計算大量的數(shù)據(jù)，以使計算結果盡可能接近真實噪聲值。通過計算噪聲的1024個點來計算噪聲的平均值，噪聲的采樣點越多，計算出來的噪聲平均值起伏越小，同時也越。設單個噪聲值為A，噪聲平均值為X，噪聲均方根值為Y，則：

3．2信號判決門限值的計算

信號判決門限值的計算也是信號檢測關鍵的部分，首先根據(jù)信噪比為3dB，算出雷達信號大概是噪聲信號的1．41倍。既要檢測出有用的雷達信號，又要避免將噪聲誤判為信號，如果門限選得很高，則虛警概率很低，但接收機的靈敏度也會降低，這是不能接受的，通常情況下，每隔幾十秒錯誤的信息是可以接受的，接收機后的信號分類處理器會將其濾除掉。同時實際上只通過單一門限判斷雷達信號的效果無法令人滿意，根據(jù)大量的試驗數(shù)據(jù)確定了兩級檢測門限，即信號的檢測門限定為1．3倍的噪聲均方根值，信號的第二檢測門限定為1．5倍的噪聲均方根值，這樣既利于DSP的快速計算處理，又省去了耗費很多時間的復雜傅里葉計算，而且倍數(shù)可根據(jù)信噪比的不同進行調整。設信號的檢測門限為Z1，信號的第二檢測門限為Zh，則：

4雷達信號的FPGA檢測方法

DSP處理器計算出雷達信號的判決門限值，F(xiàn)PGA芯片根據(jù)門限值從高速A／D轉換器的轉換結果中提取出雷達信號，檢測方法有兩種。

4．1多樣本檢測方法

多樣本檢測方法即從N個連續(xù)樣本中判斷至少有L個樣本必須超過門限，滿足信號判決門限值的要求。

首先FPGA芯片存儲了大量的采樣數(shù)據(jù)，根據(jù)DSP處理器計算出的門限值，F(xiàn)PGA芯片不斷檢測A／D轉換后的數(shù)據(jù)是否大于信號的檢測門限Z1，如果滿足要求，則判為有效信號開始，F(xiàn)PGA芯片對A／D轉換的連續(xù)18個數(shù)據(jù)進行判斷。在18個數(shù)據(jù)中，如果有7個數(shù)據(jù)都大于信號的檢測門限Z1，則繼續(xù)判斷是否至少有3個數(shù)據(jù)大于信號的第二檢測門限Zh，有則判斷為檢測到雷達信號，無則繼續(xù)檢測。實行雙重門限檢測是為了判斷有用信號的開始和二次過濾噪聲。

4．2概率密度檢測法

雷達信號檢測的另一個方法是概率密度檢測法，它根據(jù)150ns需采樣的18個數(shù)據(jù)，通過FPGA芯片不斷計算連續(xù)18個數(shù)據(jù)點的輸出和，并將結果除以18，與門限值(Zh)進行比較，計算和大于這一門限值，則判斷為有信號，否則判斷為無信號。

5虛假信號的濾除

接收過程中會遇到幅度較大的大噪聲，如果不做虛假信號的濾除，將有可能把它誤判為一個有效信號。為了濾除此類噪聲，對檢測出的信號還要繼續(xù)進行過濾處理，根據(jù)有效信號的前后時間段應對噪聲(低電平)進行判斷，如果有效信號的前后時間段檢測為高電平，則將該檢測信號判為大噪聲。具體實現(xiàn)方法如下：FPGA芯片在檢測到的信號前后各取6個A／D轉換的數(shù)據(jù)，如果6個數(shù)據(jù)中有1個數(shù)據(jù)滿足信號的第二檢測門限Zh，則判斷檢測到的信號為虛假信號，需濾除。

6結語

試驗證明上述FPGA的兩種檢測方法都可對信號進行有效檢測，當只存在噪聲時，接收機不產生虛假的信號；當輸入單個信號時，接收機輸出單個檢測信號，不產生多余的虛假信號；當輸入多個信號時，接收機則輸出多個檢測信號，有效實現(xiàn)了低信噪比情況下雷達信號的檢測。

數(shù)字化的處理方法使得對各種信息的處理更具有靈活性、準確性和功能可擴展