基于FPGA的Viterbi譯碼器設(shè)計-設(shè)計應(yīng)用

精品文檔-下載后可編輯基于FPGA的Viterbi譯碼器設(shè)計-設(shè)計應(yīng)用摘要：卷積碼及其Viterbi譯碼是現(xiàn)代通信系統(tǒng)中常用的一種信道編碼方法。文中介紹了Viterbi譯碼算法的原理，分析了Viterbi譯碼器的結(jié)構(gòu)，然后用Verilog語言設(shè)計了一種基于Altera公司的EP3C120F780C8芯片的(2，l，7)Viterbi譯碼器，同時給出了時序仿真圖。

0引言

在現(xiàn)代通信系統(tǒng)中，要使信號能夠更可靠地在信道中傳輸，往往需要我們在信道編碼中采用糾錯碼來降低信號受噪聲的影響，以降低傳輸?shù)恼`碼率。這種方法叫做差錯控制編碼或糾錯編碼，其思想是在發(fā)送端的信息碼元序列中增加一些監(jiān)督碼元，這些監(jiān)督碼與信碼之間有一定的關(guān)系，接收端可以利用這種關(guān)系由信道譯碼器來發(fā)現(xiàn)或糾正錯誤的碼元。

1卷積碼

前向糾錯(FEC)是目前常用的一種差錯控制方法，在這種方法中，發(fā)送端發(fā)送能夠被糾錯的碼，接收端則在收到這些碼后，通過糾錯譯碼器來發(fā)現(xiàn)其中的錯誤并自動糾正接收碼字中的錯誤。在前向糾錯方法中，卷積碼及其Viterbi譯碼是常用的信道編碼方案。

卷積碼通常用(n，k，N)表示，其中n為輸出信息比特，k為輸入信息比特，N為約束長度，卷積碼的編碼效率為Rc=k／n，圖1所示為(2，l，7)卷積碼的編碼器框圖。

(2，1，7)卷積碼編碼器由6個延時器(圖1中的D模塊，可用寄存器實現(xiàn))和兩個模二加法器組成，它的編碼約束度為7，碼率為1／2。即輸入端輸入1比特信息，輸出端輸出2比特編碼信息，并分為上、下兩路并行輸出。

2Viterbi譯碼器原理

近年來，維特比算法具有很大的發(fā)展，目前在數(shù)字通信的前向糾錯系統(tǒng)中用的較多。Viterbi譯碼的基本原理是把已接收到的序列與所有可能的發(fā)送序列進行比較，選擇其中碼距的一個序列作為發(fā)送序列。下面以(2，1，3)卷積碼編碼器的編出碼為例，來說明Viterbi解碼的方法和過程。圖2所示是該碼的狀態(tài)圖。

結(jié)合狀態(tài)圖可得出如圖3所示的狀態(tài)與時間關(guān)系圖，稱為網(wǎng)格圖。該圖設(shè)輸入信息數(shù)目L=5，所以畫有L+N=8個時間單位(節(jié)點)，圖3中分別標(biāo)以0至7。設(shè)編譯器從a狀態(tài)開始運作。該網(wǎng)格圖的每一條路徑都對應(yīng)著不同的輸入信息序列。由于所有的可能輸入信息序列共有2KL個，因而其網(wǎng)格圖中所有可能的路徑也是2KL條。

設(shè)編譯器送出的碼序列為C，經(jīng)過離散無記憶信道傳輸后送入譯碼器的是序列R，E是信道錯誤序列，則有：R=C+E。譯碼器根據(jù)接收序列R，可以按似然估計準(zhǔn)則來找出編碼器在網(wǎng)格圖上所走過的路徑，這個過程就是譯碼器計算、尋找的似然函數(shù)：

經(jīng)計算可得，上式等價于尋找與R有漢明距離的路徑，即尋找：

對于二進制輸入且Q進制輸出的離散無記憶信道，實際上就是尋找與R有軟距離的路徑，而此時的度量就是軟判決距離：

式中，Rs與Cjs是接收序列R與Cj序列的Q進制表示。

Viterbi算法是一種基于似然估計的算法。它并不是在網(wǎng)格圖上比較所有可能的2kl條路徑(序列)，而是接收一段，就計算、比較、選擇一段可能的碼段(分支)，從而使整個碼序列達到一個有似然函數(shù)的序列。

3Viterbi譯碼器的結(jié)構(gòu)

由以上分析可以得出如圖4所示的Viterbi譯碼器的原理框圖。

由圖4可見，Viterbi譯碼器大致可以分為四個部分：支路度量模塊(BMU)、加比選模塊(ACS)、幸存路徑管理模塊(SMU)和輸出產(chǎn)生模塊。其中支路度量模塊用于完成譯碼器輸入信號與網(wǎng)格圖上的可能路徑信號的分支度量計算；加比選模塊主要把前一個狀態(tài)的路徑度量與當(dāng)前輸入信號的分支度量相加，以得到該分支的路徑度量，然后比較不同分支路徑度量的大小，同時找出的度量值，并更新該狀態(tài)的度量值，輸出狀態(tài)轉(zhuǎn)移信息；路徑管理模塊可對加比選單元輸出的狀態(tài)轉(zhuǎn)移信息進行處理，以便為輸出判決做準(zhǔn)備。輸出模塊可根據(jù)幸存路徑管理單元的輸出進行輸出判決，輸出譯碼信息。

4Viterbi譯碼器的FPGA實現(xiàn)

本文所設(shè)計的(2，1，7)Viterbi譯碼器可在Altera公司的QuartusII8．0開發(fā)環(huán)境下進行設(shè)計，并在QuartusII下進行仿真。首先利用編碼器對已知的序列進行編碼，產(chǎn)生這個輸入序列的編碼碼字，并對產(chǎn)生的編碼碼字進行人為加擾，用以驗證所設(shè)計的Viterbi譯碼器對錯誤信息的糾錯能力。圖5所示是該譯碼器的仿真圖，對于圖5，通過對比原始編碼序列和譯碼器輸出的序列，可以看出。輸入的序列與譯碼輸出的序列一致，故可證明Vitervi譯碼器設(shè)計的正確性。

5結(jié)束語

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