電工電子工程基礎(chǔ)-同步時序電路

電工電子工程基礎(chǔ)_同步時序電路第1頁，共18頁，2023年，2月20日，星期二內(nèi)容時序邏輯電路的結(jié)構(gòu)及特點(diǎn)時序邏輯電路邏輯功能的描述方法同步電路邏輯功能的分析計數(shù)器（二進(jìn)制、十進(jìn)制、N進(jìn)制）同步計數(shù)器的建模方法參數(shù)化模塊實(shí)驗(yàn)任務(wù)第2頁，共18頁，2023年，2月20日，星期二時序電路的一般化模型基本概念電路由組合電路和存儲電路組成電路的輸出不僅與當(dāng)時的輸入有關(guān)，而且還與電路原來的狀態(tài)有關(guān)組合電路存儲電路Y1YrX1Xi輸入信號輸出信號存儲電路的輸入輸出狀態(tài)QrQ1Z1Zj第3頁，共18頁，2023年，2月20日，星期二時序電路的分類從控制時序狀態(tài)的脈沖源來分：同步：存儲電路里所有觸發(fā)器有統(tǒng)一的時鐘源，它們的狀態(tài)在同一時刻更新。異步：沒有統(tǒng)一的時鐘脈沖，觸發(fā)器的狀態(tài)更新不是同時發(fā)生的。同步異步第4頁，共18頁，2023年，2月20日，星期二時序邏輯電路的描述方法描述方法一般有四種邏輯方程式Z＝F1(X，Qn)------輸出方程

Y＝F2(X，Qn)------激勵方程Qn+1＝F3(Y，Qn)------狀態(tài)方程第5頁，共18頁，2023年，2月20日，星期二現(xiàn)態(tài)次態(tài)/輸出輸入nQXQ/Zn+1狀態(tài)表狀態(tài)表是反映時序邏輯電路的輸出Z、輸入X、次態(tài)Qn+1以及現(xiàn)態(tài)Qn之間的對應(yīng)取值關(guān)系的表格。時序邏輯電路的描述方法第6頁，共18頁，2023年，2月20日，星期二狀態(tài)圖：反映時序邏輯電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出取值關(guān)系的圖形Q1Q0X/Z00011/00/11/10/0

該圖表示Q1Q0的狀態(tài)轉(zhuǎn)換情況，斜線上方是輸入信號X，斜線下方是輸出信號Z，連線及箭頭表示轉(zhuǎn)換的方向。時序邏輯電路的描述方法第7頁，共18頁，2023年，2月20日，星期二時序圖能直觀地描述電路輸入信號、輸出信號以及CP，在時間上的對應(yīng)關(guān)系，也稱波特圖。00010001011100001111000111010100時序邏輯電路的描述方法第8頁，共18頁，2023年，2月20日，星期二同步時序邏輯電路的分析時序邏輯電路分析按照給定的時序邏輯電路，分析它在輸入信號的作用下，其狀態(tài)和輸出信號變化的規(guī)律，進(jìn)而確定電路的邏輯功能。分析過程的主要表現(xiàn)形式時序電路的邏輯功能是由其狀態(tài)和輸出信號的變化規(guī)律呈現(xiàn)出來的。所以,分析過程主要是列出電路狀態(tài)表或畫出狀態(tài)圖、工作波形圖。分析同步時序邏輯電路的一般步驟根據(jù)給定的時序邏輯電路，寫出各觸發(fā)器的激勵方程和時序邏輯電路的輸出方程將驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，求出觸發(fā)器的次態(tài)方程（狀態(tài)方程）根據(jù)狀態(tài)方程和輸出方程，列出狀態(tài)轉(zhuǎn)換表、畫出狀態(tài)圖或時序圖確定和說明電路的邏輯功能第9頁，共18頁，2023年，2月20日，星期二同步時序邏輯電路的分析舉例所以，屬M(fèi)oore型

例1試分析下圖所示時序電路的邏輯功能。解：由電路圖可知，此為同步時序邏輯電路，無輸入信號1.寫出各觸發(fā)器的驅(qū)動方程和輸出方程。Y2＞1JC11K＞1JC11KCPY1Q1Q2輸出方程：驅(qū)動方程：第10頁，共18頁，2023年，2月20日，星期二同步時序邏輯電路的分析舉例得：2.將驅(qū)動方程代入JKFF的特性方程，求JKFF的的次態(tài)方程。

JKFF的特性方程：3.列狀態(tài)表，畫狀態(tài)圖和時序圖?，F(xiàn)態(tài)觸發(fā)器輸入次態(tài)J2K2J1K1代入法。將

代入特性方程，得到再將01代入得到10····列表有兩種方法：列出所有FF的輸入狀態(tài)，根據(jù)FF功能可得次態(tài)。010111001111111101001000J1=Q2K1=1J2=Q1K2=1

00011011第11頁，共18頁，2023年，2月20日，星期二畫狀態(tài)圖和時序圖000110Q2Q14.由狀態(tài)圖和時序圖可確定：該時序電路為同步三進(jìn)制計數(shù)器?，F(xiàn)態(tài)觸發(fā)器輸入次態(tài)J2K2J1K101011100111111110100100000011011第12頁，共18頁，2023年，2月20日，星期二計數(shù)器的分類同步按數(shù)值增減趨勢加計數(shù)器UpCounter減計數(shù)器DouCounter可逆計數(shù)器Up/DouCounter按FF狀態(tài)更新時刻異步--所有FF的狀態(tài)同時更新，共用一個CP--所有FF的狀態(tài)不同時更新，不共用一個CP按狀態(tài)變量使用的編碼二進(jìn)制計數(shù)器Binary二-十進(jìn)制計數(shù)器BCDN進(jìn)制計數(shù)器Another第13頁，共18頁，2023年，2月20日，星期二二進(jìn)制計數(shù)器異步二進(jìn)制加計數(shù)器J2K2Q2J1K1Q1J0K0Q0CPQ0Q1Q2RDFF0FF1FF2第14頁，共18頁，2023年，2月20日，星期二二進(jìn)制計數(shù)器同步二進(jìn)制計數(shù)器為了提高計數(shù)速度，我們將CP脈沖同時接到所有FF，使FF的狀態(tài)變換與CP脈沖同步。這種方式的計數(shù)器稱為同步計數(shù)器。該計數(shù)器的速度比異步計數(shù)器提高很多最短輸入脈沖周期為一級FF的傳輸延遲時間：Tmin=tpd第15頁，共18頁，2023年，2月20日，星期二非二進(jìn)制計數(shù)器十進(jìn)制計數(shù)器是非二進(jìn)制計數(shù)器中使用最多的，它同樣有同步、異步之分和加、減、可逆之分。任意進(jìn)制計數(shù)器反饋清零法：利用清零端。把計數(shù)過程中的某個狀態(tài)反饋到清零端。反饋置數(shù)法“置0”----數(shù)據(jù)并入端D3-D0置成0000。把計數(shù)過程中的某個狀態(tài)反饋到置數(shù)端，使計數(shù)器并入并出?！爸米钚?shù)”----數(shù)據(jù)并入端D3-D0置成計數(shù)狀態(tài)中的最小數(shù)，當(dāng)計數(shù)器計到1111時，產(chǎn)生進(jìn)位信號TCPE端，使其重新從最小數(shù)開始計數(shù)。第16頁，共18頁，2023年，2月20日，星期二異步清零、同步置數(shù)、可逆計數(shù)、保持module

cntr(q,aclr,clk,func,d);input

aclr,clk;input[7:0]d;//Controlsthefunctionality

input

[1:0]func;output

[7:0]q;reg

[7:0]q;always

@(posedge

clkor

posedge

aclr)

beginif

(aclr)q<=8'h00;elsecase

(func)2'b00:q<=d;//Loadsthecounter2'b01:q<=q+1;//Countsup2'b10:q<=q-1;//Countsdown2'b11:q<=q;endcaseendendmodule建議：時序電路的行為描述采用非阻塞賦值。第17頁，共18頁，2023年，2月20日，星期二實(shí)驗(yàn)任務(wù)Lab6(異步清零/異步置數(shù))使用Verilog語言實(shí)現(xiàn)10進(jìn)制計數(shù)器設(shè)計仿真波形1：使用basys2開發(fā)板下載、驗(yàn)證（使用4位發(fā)光二極管即可）2：在basys2開發(fā)板的數(shù)碼管上顯示0-9，計數(shù)時鐘可以使用Lab7的1HzLab7使用Veri