書本veriloghdl簡明教程中文版

VerilogHDL簡明（中文版VerilogHDL語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特其中許多擴(kuò)展最初很難理解。但是，VerilogHDL語言的子集非常易于學(xué)習(xí)VerilogHDL語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特其中許多擴(kuò)展最初很難理解。但是，VerilogHDL語言的子集非常易于學(xué)習(xí)VerilogHDL1983GatewayDesignAutomationpmos和nmos擴(kuò)展。PLI是允許外部函數(shù)Verilog在行為級(jí)描述中，VerilogHDLRTLVerilogHDLIEEEVerilogHDLVerilogHDL系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog中的標(biāo)識(shí)符(COUNTCount轉(zhuǎn)義標(biāo)識(shí)符(escapedidentifier\OutGate與OutGate識(shí)符的一部分。也就是說，標(biāo)識(shí)符\OutGate和標(biāo)識(shí)符OutGate恒等。標(biāo)識(shí)符always(這是個(gè))與標(biāo)識(shí)符ALWAYS(非)是不同的。另外，轉(zhuǎn)義標(biāo)識(shí)符與并不完全相同。標(biāo)識(shí)符\initial與標(biāo)識(shí)符多行initialbeginTop=3'b001;#2Top=3'b011;Top=3'#2Top=3'$disy("Hi,youhavereachedLT/*$disy系統(tǒng)任務(wù)在新的一行中顯示。以`（反引號(hào)）`define,`ifdef,`else,`celldefine,`define和`defineMAX_BUS_SIZE..reg[`MAX_BUS_SIZE-1:0]中的`define指令，MAX_BUS_SIZE能被多個(gè)文件使用。`undef`defineWORD16..wire[`WORD:1]..`undef//在`undefWORD`ifdef、`else和`ifdefparameterWORD_SIZE=parameterWORD_SIZE=`else程序指令對(duì)于`ifdef指令是可選的。`default_nettype`include定義，也可以用全路徑名定義,例如:`include"../..的內(nèi)容替代。Verilog`timescaletime_unit/time_unittime_precision1、10100s、ms、us、ns、ps和fs組成。例如：`timescale1ns100ps。`timescale部出現(xiàn),并且影響后面所有的時(shí)延值。例如:`timescale1ns/moduleAndFunc(Z,A,outputinputA,and#(5.22,6.17)Al(Z,A,此，時(shí)延值5.22對(duì)應(yīng)5.2ns,時(shí)延6.17對(duì)應(yīng)6.2`timescale5.2252ns,6.1762ns`timescale1ns/moduleAndFunc(Z,A,outputinputA,and#(5.22,6.17)Al(Z,A,`timescale10ns/moduleregPutA,wirePutA=PutB=#5.21PutB=#10.4PutA=#15PutB=AndFuncAF1(GetO,PutA,在這個(gè)例子中，每個(gè)模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應(yīng)用于時(shí)延。因此，在第一個(gè)模塊中，5.22對(duì)應(yīng)5.2ns,6.176.2ns;在第二個(gè)模塊中5.21對(duì)應(yīng)52ns,10.4對(duì)應(yīng)104ns,延遲（特別是模塊TB中的延遲）將換算成精度為100ps。延遲52ns520*100ps，1041040*100ps，1501500*100ps。更重要的是，仿真使用100psAndFuncTBAddFunc子模塊，模塊TB中的`timescale程序指令將不再有效。....`celldefine和moduleFD1S3AX(D,CK,Z)..0011一個(gè)為0的值通常是指邏輯0。0x1z0X1ZVerilogHDL32十進(jìn)制數(shù)－15十進(jìn)制數(shù)－[size]'base定義以位計(jì)的常量的位長；baseoO（表示八進(jìn)制），bB（表示二進(jìn)制），的數(shù)字序列。值x和z以及十六進(jìn)制中的a到f不區(qū)分大小寫。5'O3754'D244'B1x_0147'Hx7xx),即4'hZ4位zz4'd-4：數(shù)值不能為8'h2A3'b001:`和基數(shù)b之間不允許出現(xiàn)空(2+3)'b10:位長不能夠?yàn)楸磉_(dá)z）1位x（z）。'o7219'hAF8邊一位為x或z，就相應(yīng)地用x或z在左邊補(bǔ)位。例如：10'b10左邊添010'bx0x1左邊添x3'b1001_00113'b011相等5'H0FFF與5'H1F相等見第8章。2.//：小數(shù)點(diǎn)兩側(cè)必須有1位數(shù)科學(xué)；這種形式的實(shí)數(shù)舉例如下23_5.1e2其值為23510.03.6E2360.0(e與E5E－442.446，42.45轉(zhuǎn)換為整數(shù)92.5,92.699－15.62轉(zhuǎn)換為整數(shù)－－26.22轉(zhuǎn)換為整數(shù)－"INTERNALreg[1:8*14]..Message="INTERNAL\n換行符\t制表符\\字符\本身\"字符"\206206VerilogHDL線網(wǎng)類型。net賦值或門的輸出。如果沒有驅(qū)動(dòng)元件連接到線網(wǎng)，線網(wǎng)的缺省值為z。寄存器類型。type表示一個(gè)抽象的數(shù)據(jù)單元，它只能在always語句和initial語句中被net_kind[msb:lsb]net1,net2,...,net_kindmsb省的線網(wǎng)類型為1位。下面是線網(wǎng)類型說明實(shí)例。wireRdyStart21wand2:0AddrAddr3wor..assignRde=Blt&..assignRde=Kbl|Rde的有效值由使用驅(qū)動(dòng)源的值（右邊表達(dá)式的值）的線或(wor)表（參見后面wiretriwirewire[3:2] ,tri[MSB－1:LSB+1]wire(或tri)01x0xxx1xxxxxz01xassignCla &..assignCla ^上表中索引，以便決定ClaCla的。例如，如果第一個(gè)右側(cè)表達(dá)式的值為01x,11zClax1x01表中索引到x,第二位1和1在表中索引到1，第三位xwortriorwor[MSB:LSB]trior[MAX－1:MIN－1]Rdx,Sdx,wor(或trior)01x001x1111xx1xz01xwandtriandwand[-7:0]triandReset,wand(或triand)01x0000101xx0xxz01xtriregtrireg[1:8]Dbus,tri0tri1網(wǎng)的特征是，若無驅(qū)動(dòng)源驅(qū)動(dòng)，它的值為0（tri1的值為1）。tri0[－3:3]tri1[0:－5]OtBus,tri0(tri1)01x0xxx1xxxxxz01xsupply0supply1高電平1；例如:supply0Gnd,supply1[2:0]省線網(wǎng)類型為1位線網(wǎng)。`default_nettype`default_nettype1時(shí)使用了vectored,wirevectored[3:1]Grb[2Grbworscalared[4:0]wor4:0BestBest2Best3:1reg[msb:lsb]reg1,reg2,...msb和lsb有定義范圍，缺省值為1位寄存器。例如：reg3:0]Sat;//Sat4regCnt1reg[1:32]Kisp,Pisp,reg[1:4]..Comb 器reg[msb:1sb]memory1[upper1:memory2[upper2:lower2],...reg[0:3]MyMem//MyMem644regBog//Bog51MyMem和Bog都是器。數(shù)組的維數(shù)不能大于2。注意器屬于寄存器parameterADDR_SIZE=16,WORD_SIZE=reg[1:WORD_SIZE]RamPar[ADDR_SIZE－1:0],reg1:5]Dig;Dig5..Dig=regBOg[1:5];//Bog為5個(gè)1位寄存器的器..Bog=reg[0:3]Xrom..Xrom[1]=Xrom[2]=Xrom[3]=Xrom[4]=$readmemb（加載二進(jìn)制值$readmemb（加載十六進(jìn)制值reg[1:4]RomB[7:1]$readmemb("ram.patt",系統(tǒng)任務(wù)$readmemb7Romb$readmemb("ram.patt",RomB,5,被的值為1101、1100和1000。@hex_address@5@2$readmemb("rom.patt",RomB,$readmemb("rom.patt",RomB,6,integerinteger1,integer2,...intergerN[msb:1sb]msb和lsb是定義整數(shù)數(shù)組界限的常量表達(dá)式，數(shù)組界限的定義是可選的。注意容許無位界限的情況。一個(gè)整數(shù)最少容納32位。但是具體實(shí)現(xiàn)可提供的integerA,BCintegerHist3:6整數(shù)不能作為位向量。例如，對(duì)于上面的整數(shù)B的說明，B[6]和B[20:10]reg[31:0]integer..]和..Breg=integerreg[3:0]J6J32'b0000...00110BcqJ;Bcq4'b0110Bcq=J=－6J的值為32'b1111...11010BcqJ;//Bcq4'b1010夠回憶起整數(shù)是作為2的補(bǔ)碼位向量表示的，就很容易理解類型轉(zhuǎn)換。timetime_id1,time_id2,...,time_idN[msblsb一個(gè)至少64位的時(shí)間值。時(shí)間類型的寄存器只無符號(hào)數(shù)。例如:timeEvents0:31timeCurrTime;//CurrTime一個(gè)時(shí)間值real和realtimerealreal_reg1,real_reg2,...,realtimerealtime_reg1,realtime_reg2,...realtimerealrealSwing,realtime ..t='b01x1parameterparam1=const_expr1,param2=const_expr2,...paramN=parameterLINELENGTH=132,ALL_X_S