序列檢測(cè)器設(shè)計(jì)

序列檢測(cè)器設(shè)計(jì)一、設(shè)計(jì)內(nèi)容、設(shè)計(jì)要求設(shè)計(jì)內(nèi)容：依據(jù)自己學(xué)號(hào)的最終兩位十進(jìn)制數(shù)轉(zhuǎn)成712，轉(zhuǎn)成二進(jìn)制數(shù)為0001100D7位序列檢測(cè)器，MealyMoore機(jī)設(shè)計(jì)的區(qū)分，以及未用狀態(tài)的處理方法。要求對(duì)四種設(shè)計(jì)方法〔可重復(fù)使用+mealy機(jī)、可重復(fù)使用+moore+mealy+moore機(jī)中任選兩種進(jìn)展設(shè)計(jì)，并使用最小風(fēng)險(xiǎn)法設(shè)計(jì)〔有力氣者四種方法均可以嘗試〔時(shí)鐘輸入可選。設(shè)計(jì)要求：HDL代碼，利用波形仿真并給出仿真結(jié)果。二、〔verilog語(yǔ)言程序及依據(jù)語(yǔ)言綜合出來(lái)的電路圖，并〕1、序列可重復(fù)使用和不行重復(fù)使用在設(shè)計(jì)時(shí)的區(qū)分：假設(shè)設(shè)計(jì)的是00011000001100時(shí)，該序列最終的兩個(gè)00001100時(shí)，該序列的全部字都不能在下面的檢測(cè)中使用。2MealyMoore機(jī)設(shè)計(jì)的區(qū)分：Mealy機(jī)的輸出和當(dāng)前狀態(tài)、輸入都有關(guān)，Moore機(jī)的輸出只和當(dāng)前狀態(tài)有關(guān)。兩種方式在設(shè)計(jì)時(shí)狀態(tài)數(shù)量不同，輸出方程不同。3、未用狀態(tài)的處理方法：轉(zhuǎn)為“安全”狀態(tài)，如初始狀態(tài)；最小本錢(qián)法是將全部未用狀態(tài)的下一狀態(tài)作為無(wú)關(guān)項(xiàng)。4、序列檢測(cè)器的設(shè)計(jì)：2023010904006060000110。下面分別用四種設(shè)計(jì)方法設(shè)計(jì)序列檢測(cè)器?？芍貜?fù)使用+mealy機(jī)。依據(jù)要檢測(cè)的序列，先畫(huà)出狀態(tài)轉(zhuǎn)移圖，序列檢測(cè)器狀態(tài)轉(zhuǎn)移圖如下：當(dāng)前狀態(tài)S Q2Q1當(dāng)前狀態(tài)S Q2Q1Q0A01A00A000A0000A00001A000011S*/QSTA000001/0000/0A0001010/0000/0010011/0000/0011100/0000/0100100/0101/0101001/0110/0110001/1000/0下面用卡諾圖找出狀態(tài)轉(zhuǎn)移方程和輸出方程：由圖得到表達(dá)式：Q=Q2Q1Q0’A’；Q0*=Q2’Q1Q0’A’+Q2Q1’Q0’+Q2Q1’A;Q2*=Q2Q1’Q0’+Q2Q1’A+Q2’Q1Q0A’;下面用軟件進(jìn)展綜合與仿真：Verilog代碼如下：modulexuliejiance(clk,q,a);inputa;inputclk;outputq;regq;parameterzero=0,one=1,two=2,three=3,four=4,five=5,six=6;reg[2:0]pr_state,nx_state;always@(posedgeclk)pr_state<=nx_state;always@(a,pr_state)case(pr_state)zero:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=one;q=0;endone:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=two;q=0;endtwo:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=three;q=0;endthree:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=four;q=0;endfour:if(a==1)beginnx_state=five;q=0;endelsebeginnx_state=four;q=0;endfive:if(a==1)beginnx_state=six;q=0;endelsebeginnx_state=one;q=0;endsix:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=one;q=1;enddefault:beginq=0;nx_state=zero;endendcaseEndmoduleTextbench為：`timescale1ps/1psmodulemoor_vlg_tst;//constants//generalpurposeregistersregeachvec;//testvectorinputregistersrega;regclk;//wireswireq;//assignstatements(ifany)moori1(//portmap-connectionbetweenmasterportsandsignals/registers.a(a),.clk(clk),.q(q));initialbeginclk=1”b0;a=0;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=1;#200$stop;endalways//optionalsensitivitylist//@(event1orevent2or eventn)begin#2clk=~clk;endEndmodule由于這種方式寫(xiě)代碼是不能綜合處電路的，因此我依據(jù)狀態(tài)轉(zhuǎn)移方程，寫(xiě)了下面的代碼：modulexuliejiance(clk,q,a);inputa;inputclk;outputq;regq=1”b0;regb=1”b0;regc=1”b0;regd=1”b0;regbn=1”b0;regcn=1”b0;regdn=1”b0;always@(posedgeclk)beginb<=bn;c<=cn;d<=dn;endalways@(a,b,c,d)begindn=((~b)&c&(~b)&(~a))|(b&(~c)&(~d))|(b&(~c)&a);cn=((~b)&(~c)&d&(~a))|((~b)&c&(~d)&(~a))|(b&(~c)&d&a);bn=(b&(~c)&(~d))|(b&(~c)&a)|((~b)&c&d&(~a));q=b&c&(~d)&(~a);endEndmodule綜合的結(jié)果如下：可重復(fù)使用+moore機(jī)。依據(jù)要檢測(cè)的序列，先畫(huà)出狀態(tài)轉(zhuǎn)移圖，序列檢測(cè)器狀態(tài)轉(zhuǎn)移圖如下：S當(dāng)前狀態(tài)S當(dāng)前狀態(tài)Q2Q1Q0STAA0A00A000A0000A/下一狀態(tài)01輸出QA00001A00001A000011011101000010000010000001010000001001100000111000000100100101010100111001 110 111 000 0下面用卡諾圖找出狀態(tài)轉(zhuǎn)移方程和輸出方程：由卡諾圖得到狀態(tài)轉(zhuǎn)移方程和輸出方程：Q2*=Q2Q0’A’+Q2Q1’Q0’+Q2Q1’A+Q2’Q1Q0A’;Q0*=Q2’Q0’A’+Q1Q0’A’+Q2Q1’Q0’A+Q2Q1’Q0A’;Q=Q2Q1Q0;下面用軟件進(jìn)展綜合與仿真：Verilog代碼如下：modulemoor(clk,q,a);inputa;inputclk;outputq;regq;parameterzero=0,one=1,two=2,three=3,four=4,five=5,six=6,seven=7;reg[2:0]pr_state,nx_state;always@(posedgeclk)pr_state<=nx_state;always@(a,pr_state)case(pr_state)zero:beginq=0;if(a==1)nx_state=zero;elsenx_state=one;endone:beginq=0;if(a==1)nx_state=zero;elsenx_state=two;endtwo:beginq=0;if(a==1)nx_state=zero;elsenx_state=three;endthree:beginq=0;if(a==1)nx_state=zero;elsenx_state=four;endfour:beginq=0;if(a==1)nx_state=five;elsenx_state=four;endfive:beginq=0;if(a==1)nx_state=six;elsenx_state=one;endsix:beginq=0;if(a==1)nx_state=zero;elsenx_state=seven;endseven:beginq=1;if(a==1)nx_state=zero;elsenx_state=two;enddefault:beginq=0;nx_state=zero;endendcaseEndmodule由于這種方式寫(xiě)代碼是不能綜合處電路的，因此我依據(jù)狀態(tài)轉(zhuǎn)移方程，寫(xiě)了下面的代碼：modulemoor(clk,q,a);inputa;inputclk;outputq;regq=1”b0;regb=1”b0;regc=1”b0;regd=1”b0;regbn=1”b0;regcn=1”b0;regdn=1”b0;always@(posedgeclk)beginb<=bn;c<=cn;d<=dn;endalways@(a,b,c,d)beginend

bn=(b&(~d)&(~a))|(b&(~c)&(~d))|(b&(~c)&a)|((~b)&c&d&(~a));cn=(c&(~d)&(~a))|((~b)&(~c)&d&(~a))|(b&c&d&(~a))|(b&(~c)&d&a);dn=((~b)&(~d)&(~a))|(c&(~d)&(~a))|(b&(~c)&(~d)&a)|(b&(~c)&d&(~a));q=b&c&d;EndmoduleTextbench為：`timescale1ps/1psmodulemoor_vlg_tst;//constants//generalpurposeregistersregeachvec;//testvectorinputregistersrega;regclk;//wireswireq;//assignstatements(ifany)moori1(//portmap-connectionbetweenmasterportsandsignals/registers.a(a),.clk(clk),.q(q));initialbeginclk=1”b0;a=0;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=1;#200$stop;endalways//optionalsensitivitylist//@(event1orevent2or eventn)begin#2clk=~clk;endEndmodule綜合出的電路如下：〔解釋?zhuān)哉f(shuō)明是否符合設(shè)計(jì)要求〕1、可重復(fù)使用+mealy機(jī)。從圖中可以看出，在前七個(gè)周期，沒(méi)檢測(cè)到0000110，輸出為0，在第八個(gè)周期，當(dāng)輸000001101mealy機(jī)；從第八個(gè)周期開(kāi)頭到第十四個(gè)周期，