數(shù)字電子技術(shù)第三章門電路

數(shù)字電子技術(shù)第三章門電路課件第一頁，共一百二十二頁，編輯于2023年，星期三3.2半導(dǎo)體二極管門電路3.2.1二極管的開關(guān)特性VD>VON（定性的認(rèn)為0.7V

），導(dǎo)通，相當(dāng)于閉合的開關(guān)，認(rèn)為其導(dǎo)通電壓基本不變，此特點(diǎn)稱為“鉗位”

否則，截止?fàn)顟B(tài)，二極管相當(dāng)于斷開的開關(guān)第二頁，共一百二十二頁，編輯于2023年，星期三二極管的開關(guān)等效電路：第三頁，共一百二十二頁，編輯于2023年，星期三3.2.3二極管或門ABY000011101111VAVBVY00033033高電平(2-5V)代表1；低電平(0-0.8V)代表0。設(shè)：VCC=5V,

VIH=3V,VIL=0V02.32.32.3第四頁，共一百二十二頁，編輯于2023年，星期三3.2.2二極管與門ABY000010100111VAVBVY000330333.7高電平(2-5V)代表1；低電平(0-0.8V)代表0。設(shè)：VCC=5V,

VIH=3V,VIL=0V0.70.70.7缺點(diǎn)：1.電平偏移大；2.負(fù)載能力差。一般用作保護(hù)電路和鉗位電路，或作邏輯電路的輸入級(jí)第五頁，共一百二十二頁，編輯于2023年，星期三3.5TTL門電路

3.5.1半導(dǎo)體三極管的開關(guān)特性ecb第六頁，共一百二十二頁，編輯于2023年，星期三狀態(tài)條件特點(diǎn)BE結(jié)BC結(jié)截止VBE<0.7V，IB≈0IC≈0反反導(dǎo)通放大VBE>0.7V，IB<IBSIC=βIBVBE≈0.7V正反飽和IB>IBS=ICS/βVCES=0~0.3VVBE≈0.7V正正倒置VBE<-0.7VVBC>0.7VIE≈αIB,α=1/β，IC≈IB,

VBC≈0.7V反正同樣可以做條件判斷工作狀態(tài)!!第七頁，共一百二十二頁，編輯于2023年，星期三截止?fàn)顟B(tài)飽和導(dǎo)通狀態(tài)四、三極管的開關(guān)等效電路第八頁，共一百二十二頁，編輯于2023年，星期三例3.5.1參數(shù)是否合理？方法1:求基極回路戴維南等效電路方法2:假設(shè)驗(yàn)證法方法一、戴維南等效電路六、三極管反相器5V-8V3.3KΩ10KΩ1KΩβ=20VCE(sat)=0.1VVIH=5VVIL=0V第九頁，共一百二十二頁，編輯于2023年，星期三帶入VI值，進(jìn)行計(jì)算VI＝0V時(shí)，通過計(jì)算得到，VB=-2.0V，顯然三極管工作在截止?fàn)顟B(tài)，輸出為高電平。VI=5V時(shí)，通過計(jì)算得到，VB=1.8V，三極管導(dǎo)通，VBE=0.7V據(jù)此求出IB和IBS進(jìn)行比較，確定三極管確切工作狀態(tài)據(jù)此，可知三極管工作在飽和狀態(tài)，輸出為VCES=0.3V，即低電平iB第十頁，共一百二十二頁，編輯于2023年，星期三1.VI=0VVBE<0V，T顯然截止，VO＝VCC＝5V輸出高電平2.VI=5VIB遠(yuǎn)大于IBS,三極管深飽和，VO=VCES≈0.1V假設(shè)三極管T工作在飽和狀態(tài)，那么有VBE=0.7V通過計(jì)算驗(yàn)證，證明假設(shè)成立iBi1i2方法二、假設(shè)驗(yàn)證法第十一頁，共一百二十二頁，編輯于2023年，星期三五、動(dòng)態(tài)開關(guān)特性從二極管已知，PN結(jié)存在電容效應(yīng)。在飽和與截止兩個(gè)狀態(tài)之間轉(zhuǎn)換時(shí)，iC的變化將滯后于VI，則VO的變化也滯后于VI。注意：三極管飽和越深，由飽和到截止的延遲時(shí)間越長(zhǎng)。第十二頁，共一百二十二頁，編輯于2023年，星期三3.3CMOS門電路一、MOS管的結(jié)構(gòu)和工作原理(Metal-Oxide-SemiconductorField-EffectTransistor)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管或絕緣柵場(chǎng)效應(yīng)管3.3.1MOS管開關(guān)特性S(Source):源極G(Gate):柵極D(Drain):漏極B(Substrate):襯底反型層/導(dǎo)電溝道SD第十三頁，共一百二十二頁，編輯于2023年，星期三輸出特性夾斷二、MOS管的輸入輸出特性可變電阻區(qū)恒流區(qū)截止區(qū)工作狀態(tài)條件特點(diǎn)截止區(qū)VGS<VTHiD≈0,截止電阻109Ω以上導(dǎo)通可變電阻區(qū)VGS>VTH,VGD>VTHRON是VGS的函數(shù),即VGS不變,RON也為定值,VDS增大,iD也增大,溝道完整恒流區(qū)VGS>VTH,VGD<VTHiD是VGS的函數(shù),VDS對(duì)iD影響很小,溝道夾斷,線性放大區(qū)第十四頁，共一百二十二頁，編輯于2023年，星期三三、MOS管的基本開關(guān)電路Vi=VGS<VGS(th),截止區(qū),iD≈

0,VO=VOH≈VDDVi=VGS>VGS(th),RON小(1kΩ以內(nèi)，或更小),只要滿足RON<<RDVO=VOL≈0第十五頁，共一百二十二頁，編輯于2023年，星期三四、MOS管的開關(guān)等效電路OFF，截止?fàn)顟B(tài)

ON，導(dǎo)通狀態(tài)第十六頁，共一百二十二頁，編輯于2023年，星期三五、MOS管的四種類型1.N溝道增強(qiáng)型2.P溝道增強(qiáng)型開啟電壓第十七頁，共一百二十二頁，編輯于2023年，星期三3.N溝道耗盡型4.P溝道耗盡型夾斷電壓大量正離子導(dǎo)電溝道第十八頁，共一百二十二頁，編輯于2023年，星期三第十九頁，共一百二十二頁，編輯于2023年，星期三3.5TTL門電路3.5.2TTL集成門電路英文IntegratedCircuit--IC。集成電路的優(yōu)點(diǎn)：體積小、重量輕、可靠性高，功耗低。第二十頁，共一百二十二頁，編輯于2023年，星期三第二十一頁，共一百二十二頁，編輯于2023年，星期三第二十二頁，共一百二十二頁，編輯于2023年，星期三Waferdie第二十三頁，共一百二十二頁，編輯于2023年，星期三按集成度分類：小規(guī)模集成電路SSI:SmallScaleIntegration;中規(guī)模集成電路MSI:MediumScaleIntegration;大規(guī)模集成電路LSI:LargeScaleIntegration;超大規(guī)模集成電路VLSI:VeryLargeScaleIntegration;(甚大規(guī)模集成電路ULSI:Ultra-LargeScaleIntegration)。按制造工藝分類：雙極型集成電路；如TTL和DTL(Diode-TransistorLogic)單極型集成電路；如CMOS，NMOS和PMOSTTL-Transistor-TransistorLogic三極管—三極管邏輯(電路)5-VTTL:0-0.8V輸入低電平2-5V輸入高電平3.5.2TTL反相器的電路結(jié)構(gòu)和工作原理第二十四頁，共一百二十二頁，編輯于2023年，星期三VCC=5V,VIH=3.4V,VIL=0.2V1.VI=VIL=0.2V:T1深度飽和,T2和T5截止,T4和D2導(dǎo)通，輸出高電平3.6VT1工作在倒置狀態(tài),VB1=2.1V,而不是4.1V；T2、T5導(dǎo)通。T2:IBS2=ICS2/β=(VCC-VCES2-VBE5)/(R2β)=(4V/1.6K)/20=0.125mA;IB2=IB1=(5-2.1)/4k=0.72mA，T2飽和,T4截止,T5飽和。VO=VCES5≤0.3V2.VI=VIH=3.4V:一、電路結(jié)構(gòu)及工作原理電平標(biāo)準(zhǔn)74系列第二十五頁，共一百二十二頁，編輯于2023年，星期三T1等效電路分析1.VI=VIL:VB1鉗位在0.9V,T2和T5截止,T4和D2導(dǎo)通，輸出高電平3.6VT1發(fā)射結(jié)截止,集電結(jié)導(dǎo)通,VB1=2.1V；T2、T5導(dǎo)通。T2:IBS2=ICS2/β=(VCC-VCES2-VBE5)/(R2β)=(4V/1.6K)/20=0.125mA;IB2=IB1=(5-2.1)/4k=0.72mA，T2飽和,T4截止,T5飽和。VO=VCES5≤0.3V2.VI=VIH:第二十六頁，共一百二十二頁，編輯于2023年，星期三更優(yōu)的傳輸曲線二、電壓傳輸特性CD段中點(diǎn)的輸入電壓稱為閾值電壓，用VTH表示，用來粗略估計(jì)邏輯狀態(tài)。VI<0.6V,AB段為截止區(qū)(T5工作狀態(tài));0.7<VI<1.3V,BC段為線性區(qū);VI=1.4V左右,CD段稱轉(zhuǎn)折區(qū);VI

>1.4V,DE段稱為飽和區(qū)(T5工作狀態(tài));

第二十七頁，共一百二十二頁，編輯于2023年，星期三三、輸入端靜態(tài)噪聲容限高電平噪聲容限：低電平噪聲容限：第二十八頁，共一百二十二頁，編輯于2023年，星期三一、輸入特性i驅(qū)動(dòng)負(fù)載3.5.3TTL反相器的靜態(tài)輸入和輸出特性≥VIL,IIL=-1mAVIH,IIH=0.04mA1.4V第二十九頁，共一百二十二頁，編輯于2023年，星期三三、輸入端負(fù)載特性RP計(jì)算過程關(guān)門電阻ROFF=0.7kΩ開門電阻RON=2kΩ2.1V1.4V第三十頁，共一百二十二頁，編輯于2023年，星期三P3.14以下為TTL門電路，問輸出邏輯（輸入端負(fù)載特性）第三十一頁，共一百二十二頁，編輯于2023年，星期三二、輸出特性1.高電平輸出特性受功耗限制,TTL門輸出高電平最大負(fù)載電流不超過0.4mA。放大狀態(tài):飽和狀態(tài):IB4IC4第三十二頁，共一百二十二頁，編輯于2023年，星期三2.低電平輸出特性T5飽和,c-e間等效電阻(輸出電阻)不超過10歐姆,因此直線斜率很小,帶負(fù)載能力強(qiáng)。所以可以說輸出電阻小，帶負(fù)載能力強(qiáng)。IOL=16mA輸入電阻和輸出電阻可以作為衡量負(fù)載和驅(qū)動(dòng)能力的依據(jù)！第三十三頁，共一百二十二頁，編輯于2023年，星期三練習(xí)題:TTL門電路驅(qū)動(dòng)LED,要求VI＝VIH是LED發(fā)光，LED導(dǎo)通電流10mA。IOH=0.4mA，IOL=16mA。下列那種方案可行？方案（a）行，（b）不行，因?yàn)楦唠娖捷敵鲵?qū)動(dòng)電流小于負(fù)載電流第三十四頁，共一百二十二頁，編輯于2023年，星期三例3.5.2計(jì)算G1能驅(qū)動(dòng)的同類門的個(gè)數(shù)。設(shè)G1滿足：VOH=3.2V,VOL=0.2V。解:N稱為門的扇出系數(shù)(FanOut)與之對(duì)應(yīng)有的扇入系數(shù)(FanIn)指的是允許的門電路輸入端個(gè)數(shù)第三十五頁，共一百二十二頁，編輯于2023年，星期三IOH>=N1IIHIOL>=N2IILN=min(N1,N2)N2N1第三十六頁，共一百二十二頁，編輯于2023年，星期三例3.5.3計(jì)算圖中電阻RP取值范圍。已知：VOH=3.4V,VOL=0.2V,VIH(min)=2.0V,VIL(max)=0.8V。解:IILIIHVIH=VOH-RPIIH≥VIH(min)VIL=VOL+RPIIL≤VIL(max)第三十七頁，共一百二十二頁，編輯于2023年，星期三VIH=VOH-RPIIH>=VIH(min)VIL=VOL+RPIIL<=VIL(max)1mA0.8V第三十八頁，共一百二十二頁，編輯于2023年，星期三3.5.4TTL反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間延遲作用是由晶體管的延遲時(shí)間，電阻以及寄生電容等因素引起的第三十九頁，共一百二十二頁，編輯于2023年，星期三三、電源動(dòng)態(tài)尖峰電流1.靜態(tài)電流：輸入高電平:ICCL=iB1+iC2=(5-2.1)/4+(5-1)/1.6=3.2mA輸入低電平ICCH=iB1=(5-0.9)/4=1mA第四十頁，共一百二十二頁，編輯于2023年，星期三2.動(dòng)態(tài)尖峰電流此電流最大可達(dá)30多mA.電源尖峰電流的不利影響：1.使電源平均電流增加；2.通過電源線和地線產(chǎn)生內(nèi)部噪聲。74和5400數(shù)據(jù)表說明因此數(shù)字芯片周圍往往有許多電容起到過濾噪聲的作用第四十一頁，共一百二十二頁，編輯于2023年，星期三5400/7400Datasheet第四十二頁，共一百二十二頁，編輯于2023年，星期三第四十三頁，共一百二十二頁，編輯于2023年，星期三第四十四頁，共一百二十二頁，編輯于2023年，星期三常見封裝形式DualIn-linePackage雙列直插式封裝BallGridArrayPackage球柵陣列封裝SmallOutlinePackage小外形封裝QuadFlatPackage四角扁平封裝第四十五頁，共一百二十二頁，編輯于2023年，星期三7400TTL2輸入端四與非門

7401TTL集電極開路2輸入端四與非門

7402TTL2輸入端四或非門

7403TTL集電極開路2輸入端四與非門

7404TTL六反相器

7405TTL集電極開路六反相器

7406TTL集電極開路六反相高壓驅(qū)動(dòng)器

7407TTL集電極開路六正相高壓驅(qū)動(dòng)器

7408TTL2輸入端四與門

7409TTL集電極開路2輸入端四與門

7410TTL3輸入端3與非門7411TTL3輸入端3與門7412TTL開路輸出3輸入端三與非門

74133TTL13輸入端與非門

74136TTL四異或門常見TTL門電路型號(hào)第四十六頁，共一百二十二頁，編輯于2023年，星期三3.5.5其他類型的TTL門電路一、其他邏輯功能的門電路1.與非門ABY000010100111第四十七頁，共一百二十二頁，編輯于2023年，星期三[3.18]輸入端負(fù)載特性，前提:TTL與非門電路(1)VI1懸空(2)VI1接低電平(0.2V)(3)VI1接高電平(3.2V)(4)VI1經(jīng)50歐姆接地(5)VI1經(jīng)10k歐姆接地1.4V0.2V1.4V[(VCC-VBE1)/(0.05+4)]*0.05=0.053V≈0V1.4V總結(jié):對(duì)于與門、與非門VI1輸入低電平時(shí),VI2=VI1VI1輸入高電平時(shí),VI2=1.4V第四十八頁，共一百二十二頁，編輯于2023年，星期三2.或非門只有T2和T2’同時(shí)截止時(shí),輸出才會(huì)為高電平,否則輸出低電平ABY001第四十九頁，共一百二十二頁，編輯于2023年，星期三[3.19]輸入端負(fù)載特性，前提：TTL或非門電路(1)VI1懸空(2)VI1接低電平(0.2V)(3)VI1接高電平(3.2V)(4)VI1經(jīng)50歐姆接地(5)VI1經(jīng)10k歐姆接地1.4V1.4V1.4V1.4V1.4V總結(jié):對(duì)于或門、或非門無論VI1輸入什么電平,VI2=1.4V第五十頁，共一百二十二頁，編輯于2023年，星期三電路結(jié)構(gòu)和邏輯關(guān)系存在一一對(duì)應(yīng)的關(guān)系所以可以利用電路結(jié)構(gòu)直接判斷邏輯關(guān)系第五十一頁，共一百二十二頁，編輯于2023年，星期三3.與或非門在或非門的基礎(chǔ)上，增加與輸入端，從而實(shí)現(xiàn)與或非邏輯。Y=(AB+CD)’ABCD第五十二頁，共一百二十二頁，編輯于2023年，星期三4.異或門

ABB

A第五十三頁，共一百二十二頁，編輯于2023年，星期三三、三態(tài)輸出門電路(TS門:Three-StateOutputGate)EN為使能端。當(dāng)EN＝1時(shí),電路工作在邏輯狀態(tài),稱高電平有效；否則,為低電平有效。EN為高電平時(shí),二極管D截止，對(duì)電路無影響;電路為與非邏輯。EN為低電平時(shí)0.2V,T5截止;T4基極電位被鉗在0.9V左右,因此,T4支路截止。從而輸出端出現(xiàn)高阻狀態(tài)（Z）。第五十四頁，共一百二十二頁，編輯于2023年，星期三三態(tài)門的用途：另一種常見符號(hào)第五十五頁，共一百二十二頁，編輯于2023年，星期三二、集電極開路門（電路）(OC:

OpenCollectorGate)特點(diǎn):1.增大帶負(fù)載能力2.高電平轉(zhuǎn)換3.OC門輸出端可以直接并聯(lián)第五十六頁，共一百二十二頁，編輯于2023年，星期三特點(diǎn):4.輸出端并聯(lián)實(shí)現(xiàn)線與(WiredAND)邏輯(AB)’(CD)’Y1Y2YLLLLLLHLZLHLZLLHHZZHH:高電平L:低電平Z:高阻Y=(AB)’.(CD)’第五十七頁，共一百二十二頁，編輯于2023年，星期三負(fù)載電阻RL的計(jì)算:注:

1.IOH直開路門截止時(shí)的漏電流，數(shù)值一般很小

2.

m指的是輸入端的個(gè)數(shù)IRLV’CC第五十八頁，共一百二十二頁，編輯于2023年，星期三RL在求出的范圍內(nèi)取值：取值偏大會(huì)降低工作速度；取值偏小會(huì)增加電源功耗。只有一個(gè)門輸出低電平是最不利情況TheWorstCase注:m’指的是門電路的個(gè)數(shù)IRLV’CC第五十九頁，共一百二十二頁，編輯于2023年，星期三例3.5.5IOH=200uA,IOL(max)=16mA,IIL=1mA,IIH=40uA,VCC’=5V,VOH≥3V（意味著VOH（min）=3V）,VOL≤0.4V。第六十頁，共一百二十二頁，編輯于2023年，星期三非門：IIL=(VCC-VIL-Vbe)/R1=IB與/與非門輸入端并聯(lián)：IIL=IIL1+IIL2=IB/2+IB/2=IB

即

IIL1和IIL2是從IB分流得到的或/或非門：IIL=2IB每個(gè)輸入端都是單獨(dú)的一個(gè)三極管，所以無論輸入低電平還是高電平，都應(yīng)按輸入端數(shù)計(jì)算負(fù)載電流

負(fù)載電流的計(jì)算規(guī)則第六十一頁，共一百二十二頁，編輯于2023年，星期三多余輸入端如何處理：以與非門為例，欲實(shí)現(xiàn)Y=(AB)’=A’顯然應(yīng)使B=1，方法有：1.接高電平；2.接VCC；3.懸空；4.接大電阻，大于2K歐姆；5.與A端并聯(lián)。若為或非門，情況則不同。DTL：輸入為二極管門電路，速度低，已經(jīng)不用HTL：電源電壓高，Vth高，抗干擾性好，已被CMOS替代ECL：非飽和邏輯，速度快，用于高速系統(tǒng)I2L：屬飽和邏輯，電路簡(jiǎn)單，用于LSI內(nèi)部電路第六十二頁，共一百二十二頁，編輯于2023年，星期三3.5.6TTL電路的改進(jìn)系列除74系列,還有74H、74L、74S、74LS、74AS和74ALS等系列。dp積是延遲－功耗積（Delay-PowerProduct），可用于衡量門電路的綜合指標(biāo)。一、74S系列SBD:SchottkyBarrierDiode第六十三頁，共一百二十二頁，編輯于2023年，星期三二、74LS系列特點(diǎn)：增加電阻以減小功耗；使用抗飽和三極管T2/3以提高速度；采用T6有源泄放電路以提高速度；將T1改為SBD與門以提高速度(DTL)；增加SBD3,SBD4以提高速度，等等。第六十四頁，共一百二十二頁，編輯于2023年，星期三7400:四2輸入與非門

S:Schottky

L:Low-power

A:Advanced

F:Fast74系列與54系列功能和封裝等兼容,只是

工作溫度和對(duì)電源的要求不同

74:0~+70℃, 5V±5%

54:-55~+125℃, 5V±10%

民品、工品和軍品第六十五頁，共一百二十二頁，編輯于2023年，星期三增強(qiáng)型MOS管的開關(guān)特性回顧工作狀態(tài)條件特點(diǎn)截止區(qū)VGS<VTHiD≈0,截止電阻109Ω以上導(dǎo)通可變電阻區(qū)VGS>VTH,VGD>VTHRON是VGS的函數(shù),即VGS不變,RON也為定值,VDS增大,iD也增大,溝道完整恒流區(qū)VGS>VTH,VGD<VTHiD是VGS的函數(shù),VDS對(duì)iD影響很小,溝道夾斷,線性放大區(qū)增強(qiáng)型NMOS管的開啟電壓VTH和VGS為正極性電壓

增強(qiáng)型PMOS管的開啟電壓VTH和VGS為負(fù)極性電壓第六十六頁，共一百二十二頁，編輯于2023年，星期三3.3.2CMOS門電路一、CMOS反相器的電路結(jié)構(gòu)及工作原理N溝道管開啟電壓VGS(th)N記為VTN;P溝道管開啟電壓VGS(th)P記為VTP;假設(shè)：|VTP|=VTN=VTH;要求滿足VDD≥VTN+|VTP|;輸入低電平VIL=0V；高電平VIH=VDD;（1）輸入為低電平0V時(shí)；VGS2=0V，T2截止；VGS1=-VDD，T1導(dǎo)通；VO=VDD高電平;iD≈0。（2）輸入為高電平VDD時(shí)；VGS1=0V，T1截止；VGS2=VDD，T2導(dǎo)通；VO=0V低電平;iD≈0。(ComplementaryMOS--互補(bǔ)MOS電路)在正常工作狀態(tài)，T1與T2輪流導(dǎo)通，即所謂互補(bǔ)狀態(tài)，靜態(tài)電流iD≈0；并且，輸入端靜態(tài)輸入電流≈0；靜態(tài)功耗非常??！第六十七頁，共一百二十二頁，編輯于2023年，星期三二、電壓傳輸特性和電流傳輸特性1.電壓傳輸特性第六十八頁，共一百二十二頁，編輯于2023年，星期三2.電流傳輸特性在動(dòng)態(tài)情況下，電路狀態(tài)會(huì)通過BC段，使動(dòng)態(tài)功耗不為0；而且輸入信號(hào)頻率越高，動(dòng)態(tài)功耗越大，這成為限制電路扇出系數(shù)的主要因素。第六十九頁，共一百二十二頁，編輯于2023年，星期三三、輸入噪聲容限第七十頁，共一百二十二頁，編輯于2023年，星期三結(jié)論:可以通過提高VDD來提高噪聲容限第七十一頁，共一百二十二頁，編輯于2023年，星期三一、輸入特性由于MOS管柵極絕緣，輸入電流恒為0，但CMOS門輸入端接有保護(hù)電路，從而輸入電流不為0。由曲線可看出,輸入電壓在0~VDD間變化時(shí),輸入電流為0;當(dāng)輸入電壓大于VDD+0.7V時(shí),二極管D1導(dǎo)通;當(dāng)輸入電壓小于-0.7V時(shí),二極管D2導(dǎo)通。3.3.3CMOS反相器的靜態(tài)輸入特性和輸出特性第七十二頁，共一百二十二頁，編輯于2023年，星期三P3.14以下為CMOS門電路，問輸出邏輯是什么？第七十三頁，共一百二十二頁，編輯于2023年，星期三二、輸出特性1.輸出低電平VDD增加,相當(dāng)于VGSN增加,溝道變寬,導(dǎo)通電阻變小,使得輸出低電平隨負(fù)載電流的變化就越小,即輸出電阻小,帶負(fù)載能力加強(qiáng)。第七十四頁，共一百二十二頁，編輯于2023年，星期三2.輸出高電平VDD增加,相當(dāng)于VGSP增加,溝道變寬,導(dǎo)通電阻變小,使得輸出低電平隨負(fù)載電流的變化就越小,即輸出電阻小,帶負(fù)載能力加強(qiáng)。第七十五頁，共一百二十二頁，編輯于2023年，星期三3.3.5其他類型的CMOS門電路1.與非門2.或非門一、其他邏輯功能的CMOS門電路第七十六頁，共一百二十二頁，編輯于2023年，星期三2RONT2和T4導(dǎo)通11RONT3導(dǎo)通01RONT1導(dǎo)通10RON/2

T1和T3導(dǎo)通00RO(與非)狀態(tài)BA設(shè)：MOS管的導(dǎo)通電阻為RON、門電路的輸出電阻為RO0111Y第七十七頁，共一百二十二頁，編輯于2023年，星期三帶緩沖級(jí)的CMOS門電路與非門：或非門+緩沖器=與非門輸出電阻隨輸入組合不同而變化,使輸出特性不一致,給器件的使用帶來了麻煩;此外輸入狀態(tài)還會(huì)影響這兩個(gè)門的電壓傳輸特性。使用帶緩沖級(jí)的門電路可以克服上述缺點(diǎn)。第七十八頁，共一百二十二頁，編輯于2023年，星期三二、漏極開路門電路（OD:OpenDrain）特點(diǎn):1.增大帶負(fù)載能力2.高電平轉(zhuǎn)換3.OD門輸出端可以直接并聯(lián)第七十九頁，共一百二十二頁，編輯于2023年，星期三OD門特點(diǎn):4.輸出端并聯(lián)可以實(shí)現(xiàn)”線與”邏輯第八十頁，共一百二十二頁，編輯于2023年，星期三負(fù)載電阻RL的取值注:IIH指CMOS反相器輸入高電平時(shí)的負(fù)載電流（漏電流）IRL第八十一頁，共一百二十二頁，編輯于2023年，星期三只有一個(gè)門輸出低電平是最不利情況TheWorstCase注:IIL指CMOS反相器輸入低電平時(shí)的負(fù)載電流（漏電流）m=m’指的是輸入端的數(shù)量第八十二頁，共一百二十二頁，編輯于2023年，星期三四、三態(tài)輸出門電路第八十三頁，共一百二十二頁，編輯于2023年，星期三工作狀態(tài)條件特點(diǎn)截止區(qū)VGS<VTHiD≈0,截止電阻109Ω以上導(dǎo)通可變電阻區(qū)VGS>VTH,VGD>VTHRON是VGS的函數(shù),即VGS不變,RON也為定值,VDS增大,iD也增大,溝道完整恒流區(qū)VGS>VTH,VGD<VTHiD是VGS的函數(shù),VDS對(duì)iD影響很小,溝道夾斷,線性放大區(qū)增強(qiáng)型場(chǎng)效應(yīng)管工作狀態(tài)及條件第八十四頁，共一百二十二頁，編輯于2023年，星期三三、CMOS傳輸門和雙向模擬開關(guān)1.傳輸門C=0時(shí)，傳輸門截止，輸出為高阻狀態(tài)；C=1時(shí)，傳輸門導(dǎo)通，VO＝VI。VTPVTNVDD0VN溝道管導(dǎo)通P溝道管導(dǎo)通VI單管工作的缺點(diǎn)是：1.有死區(qū)；2.導(dǎo)通電阻隨輸入電壓變化很大。第八十五頁，共一百二十二頁，編輯于2023年，星期三2.雙向模擬開關(guān)型號(hào)CD4016其它符號(hào)第八十六頁，共一百二十二頁，編輯于2023年，星期三3.3.6CMOS電路的正確使用(1)多余輸入端的處理。CMOS電路的輸入端不允許懸空，因?yàn)閼铱諘?huì)使電位不定，破壞正常的邏輯關(guān)系。另外，懸空時(shí)輸入阻抗高，易受外界噪聲干擾，使電路產(chǎn)生誤動(dòng)作，而且也極易造成柵極感應(yīng)靜電而擊穿。所以“與”門，“與非”門的多余輸入端要接高電平，“或”門和“或非”門的多余輸入端要接低電平。若電路的工作速度不高，功耗也不需特別考慮時(shí)，則可以將多余輸入端與使用端并聯(lián)。(2)輸入端的靜電防護(hù)。雖然各種CMOS輸入端有抗靜電的保護(hù)措施，但仍需小心對(duì)待，在存儲(chǔ)和運(yùn)輸中最好用金屬容器或者導(dǎo)電材料包裝，不要放在易產(chǎn)生靜電高壓的化工材料或化纖織物中。組裝、調(diào)試時(shí)，工具、儀表、工作臺(tái)等均應(yīng)良好接地。要防止操作人員的靜電干擾造成的損壞，如不宜穿尼龍、化纖衣服，手或工具在接觸集成塊前最好先接一下地。對(duì)器件引線矯直彎曲或人工焊接時(shí)，使用的設(shè)備必須良好接地。等等第八十七頁，共一百二十二頁，編輯于2023年，星期三

具有相同邏輯功能的TTL集成電路和CMOS集成電路由于電路結(jié)構(gòu)不同，性能上也有很大差異。具體比較如下：1.CMOS集成電路的輸入阻抗很高，可達(dá)108Ω以上，且頻率不高情況下，電路的帶負(fù)載能力比TTL集成電路強(qiáng)。2.CMOS集成電路的導(dǎo)通電阻比TTL集成電路的導(dǎo)通電阻大得多，所以CMOS集成電路的工作速度比TTL集成電路慢。3.CMOS集成電路電源電壓范圍為3～18V，這使輸出電壓擺幅大，因此其干擾能力比TTL集成電路強(qiáng)，與嚴(yán)格限制電源電壓的TTL集成電路要優(yōu)越的多。4.CMOS集成電路靜態(tài)時(shí)柵機(jī)電流幾乎為0，因此功耗比TTL電路功耗小。5.CMOS集成電路內(nèi)部電路功耗小，發(fā)熱量小，所以CMOS集成電路集成度比TTL集成電路集成度高。6.CMOS集成電路的穩(wěn)定性能好，抗輻射能力強(qiáng)，可在特殊情況下工作。7.由于CMOS集成電路的輸入阻抗很高，使其容易受靜電感應(yīng)而擊穿，雖然制作集成電路時(shí)在其內(nèi)部設(shè)置了保護(hù)電路，但在存放和使用時(shí)應(yīng)注意靜電屏蔽，焊接時(shí)電烙鐵應(yīng)注意良好的接地，尤其是CMOS集成電路不用的多于輸入端不能懸空，應(yīng)根據(jù)需要接地或接電源。TTL集成電路一般不需要考慮靜電感應(yīng)和屏蔽的問題，不用的多余輸入端可以懸空。

第八十八頁，共一百二十二頁，編輯于2023年，星期三第八十九頁，共一百二十二頁，編輯于2023年，星期三第九十頁，共一百二十二頁，編輯于2023年，星期三7404:六反相器

H:High-speed

C:CMOS

A:Advanced

T:TTLCompatible

LV:Low-Voltage第九十一頁，共一百二十二頁，編輯于2023年，星期三3.4.1PMOS1.負(fù)電源供電2.工作速度低，器件幾何尺寸大等效電路3.4其他類型的MOS集成電路第九十二頁，共一百二十二頁，編輯于2023年，星期三3.4.2NMOS正電源供電工作速度快，器件幾何尺寸小等效電路第九十三頁，共一百二十二頁，編輯于2023年，星期三輸入低電平時(shí)輸入端等效電路IBS=（VCC-VCES）/βRC≈0RC≈∞IB=（VCC-VBE-VIL）/R1=1mA返回第九十四頁，共一百二十二頁，編輯于2023年，星期三輸入高平時(shí)輸入端等效電路原來的be結(jié)反偏，而bc結(jié)正偏如同將發(fā)射極和集電極調(diào)換了.所以，稱之為“倒置”，其實(shí)質(zhì)是工作在放大狀態(tài)，只是放大倍數(shù)很小，βR(1/β)在0.01數(shù)量級(jí)上。返回IB=(VCC-2.1)/R1≈0.75mAIE=IB/β=7.5uAIC=IB+IE≈IBIEIC第九十五頁，共一百二十二頁，編輯于2023年，星期三不同電路標(biāo)準(zhǔn)的高低電平范圍返回TTL第九十六頁，共一百二十二頁，編輯于2023年，星期三TTL門電路輸入端負(fù)載特性計(jì)算返回等效高電平,和高電平效果相同,但不允許直接輸入此電平作為高電平!第九十七頁，共一百二十二頁，編輯于2023年，星期三課后習(xí)題題[3.4]第九十八頁，共一百二十二頁，編輯于2023年，星期三題[3.7](a)A’B’C’Y’1110A’B’C’Y’(Y’)’=A’B’C’=(A+B+C)’第九十九頁，共一百二十二頁，編輯于2023年，星期三題[3.12]VI，懸空：T飽和導(dǎo)通（戴維南等效VE=1.1V，RE=5.4K，IB=0.074mA，IBS=0.047mA，Vo<=0.3V.(2)VI=0V,T截止,Vo輸出高電平.(3)VI=5V,T飽和導(dǎo)通（戴維南等效VE=2.3V,RE=3.7K）IB=0.43mA,IBS=0.047mA,Vo<=0.3V.第一百頁，共一百二十二頁，編輯于2023年，星期三題[3.13]第一百零一頁，共一百二十二頁，編輯于2023年，星期三第一百零二頁，共一百二十二頁，編輯于2023年，星期三題[3.14]以下為TTL門電路，問輸出邏輯（輸入端負(fù)載特性）第一百零三頁，共一百二十二頁，編輯于2023年，星期三題[3.15]以下為CMOS門電路，問輸出邏輯第一百零四頁，共一百二十二頁，編輯于2023年，星期三題[3.16/17]輸入輸出特性，扇出系數(shù)原理：無論是輸出高電平還是低電平，都應(yīng)該提供負(fù)載門電路足夠的驅(qū)動(dòng)電流；應(yīng)該將高電平輸出和低電平輸出分別考慮；注意，當(dāng)輸出低電平驅(qū)動(dòng)負(fù)載時(shí)，每種負(fù)載門輸入電流的算法(和輸入端結(jié)構(gòu)有關(guān)):對(duì)于與和與非負(fù)載門，應(yīng)按門數(shù)；對(duì)于或和或非門，應(yīng)按輸入端數(shù)算。第一百零五頁，共一百二十二頁，編輯于2023年，星期三題[3.18]輸入端負(fù)載特性，前提：TTL與非門電路題[3.19]輸入端負(fù)載特性，前提：TTL或非門電路題[3.20]前提：CMOS門電路(1)VI1懸空(2)VI1接低電平(0.2V)(3)VI1接高電平(3.2V)(4)VI1經(jīng)50歐姆接地(5)VI1經(jīng)10k歐姆接地答案[3.18]輸入端負(fù)載特性(1)1.4(2)0.2(3)1.4(4)0.05≈0(5)1.4答案[3.20]各種情況VI2=0。因VI2支路無電流答案[3.19]都為1.4V，因?yàn)榛蜻壿嬢斎腚娐分g無約束關(guān)系第一百零六頁，共一百二十二頁，編輯于2023年，星期三題[3.23]開路門外接電阻的計(jì)算，同樣有輸出低電平時(shí)，驅(qū)動(dòng)電流問題第一百零七頁，共一百二十二頁，編輯于2023年，星期三題[3.26]開路門外接電阻的計(jì)算(TTL門電路)三極管的作用，以及要達(dá)到的效果－邏輯傳遞注意:三極管集電極飽和電流ICS第一百零八頁，共一百二十二頁，編輯于2023年，星期三題[3.27]此接口電路參數(shù)選擇是否合理注意:三極管集電極飽和電流ICS第一百零九頁，共一百二十二頁，編輯于2023年，星期三題[3.27]理論依據(jù):電平邏輯可以正確傳遞,驅(qū)動(dòng)電流是否滿足要求(2)當(dāng)CMOS或非門輸出高電平,接口電路：(1)當(dāng)CMOS或非門輸出低電平,接口電路：三極管截止，VC=VCC-6IIHRC=4.5V，(輸出高電平)三極管工作在不飽和狀態(tài),電路參數(shù)選擇不合理。第一百一十頁，共一百二十二頁，編輯于2023年，星期三題[3.28]TTLIOL=8mA,T5截止電流50uA，CMOSIIH=IIL=1uA1.高電平輸入VIH為4V顯然TTL門輸出為高阻狀態(tài)（即高電平輸出也截止）,此時(shí)總負(fù)載電流包括T5截止的漏電流和CMOS門的負(fù)載電流;此電流由VDD通過RL供給,所以此時(shí)RL不能過大。2.低電平輸入時(shí)，要求所有電流不能超過TTL門驅(qū)動(dòng)電流，所以此時(shí)RL不能過小。第一百一十一頁，共一百二十二頁，編輯于2023年，星期三題[3.29]下列那些門輸出端可以直接并聯(lián)(1)具有推拉式輸出的TTL電路；(2)TTL電路的OC門；(3)TTL電路的三態(tài)輸出門；(4)普通的CMOS門；(5)漏極開路的CMOS門；(6)CMOS電路的三態(tài)輸出門；1、4不可，其余均可第一百一十二頁，共一百二十二頁，編輯于2023年，星期三練習(xí)題,以下擴(kuò)展方式是否合適，CMOS門電路(a)(b)(c)(d)第一百一十三頁，共一百二十二頁，編輯于2023年，星期三均不可。(a)(d)同理，當(dāng)與門輸入低電平時(shí)輸出不能保證低電平，因?yàn)槎O管的電壓偏移作用；(b)(c)同理，當(dāng)或門輸入低電平時(shí)輸出卻為高電平，輸入端負(fù)載特性。練習(xí)題,以下擴(kuò)展方式是否合適，TTL門電路第一百一十四頁，共一百二十二頁，編輯于2023年，星期三74002輸入端四與非門

7401集電極開路2輸入端四與非門

74022輸入端四或非門

7403集電極開路2輸入端四與非門

7404六反相器

7405集電極開路六反相器

7406集電極開路六反相高壓驅(qū)動(dòng)器

7407集電極開路六正相高壓驅(qū)動(dòng)器

74082輸入端四與門

7409集電極開路2輸入端四與門

74103輸入端3與非門

74107帶清除主從雙J-K觸發(fā)器

74109帶預(yù)置清除正觸發(fā)雙J-K觸發(fā)器

74113輸入端3與門

74112帶預(yù)置清除負(fù)觸發(fā)雙J-K觸發(fā)器

7412開路輸出3輸入端三與非門

74121單穩(wěn)態(tài)多諧振蕩器

74122可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器

74123雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器

74125三態(tài)輸出高有效四總線緩沖門

74126三態(tài)輸出低有效四總線緩沖門

74134輸入端雙與非施密特觸發(fā)器

741322輸入端四與非施密特觸發(fā)器

7413313輸入端與非門74136四異或門

741383-8線譯碼器/復(fù)工器

74139雙2-4線譯碼器/復(fù)工器

7414六反相施密特觸發(fā)器

74145BCD—十進(jìn)制譯碼/驅(qū)動(dòng)器

7415開路輸出3輸入端三與門

7415016選1數(shù)據(jù)選擇/多路開關(guān)

741518選1數(shù)據(jù)選擇器

74153雙4選1數(shù)據(jù)選擇器

741544線—16線譯碼器

74155雙2-4譯碼器/數(shù)據(jù)分配器

74156開路輸出雙2-4譯碼器/數(shù)據(jù)分配器

74157同相輸出四2選1數(shù)據(jù)選擇器

74158反相輸出四2選1數(shù)據(jù)選擇器

7416開路輸出六反相緩沖/驅(qū)動(dòng)器

74160可預(yù)置BCD異步清除計(jì)數(shù)器

74161可予制四位二進(jìn)制異步清除計(jì)數(shù)器

74162可預(yù)置BCD同步清除計(jì)數(shù)器

74163可予制四位二進(jìn)制同步清除計(jì)數(shù)器

74164八位串行入/并行輸出移位寄存器

74165八位并行入/串行輸出移位寄存器

74166八位并入/串出移位寄存器

74169二進(jìn)制四位加/減同步計(jì)數(shù)器

7417開路輸出六同相緩沖/驅(qū)動(dòng)器第一百一十五頁，共一百二十二頁，編輯于2023年，星期三74170開路輸出4×4寄存器堆

74173三態(tài)輸出四位D型寄存器

74174帶公共時(shí)鐘和復(fù)位六D觸發(fā)器

74175帶公共時(shí)鐘和復(fù)位四D觸發(fā)器

741809位奇數(shù)/偶數(shù)發(fā)生器/校驗(yàn)器

74181算術(shù)邏輯單元/函數(shù)發(fā)生器

74185二進(jìn)制—BCD代碼轉(zhuǎn)換器

74190BCD同步加/減計(jì)數(shù)器

74191二進(jìn)制同步可逆計(jì)數(shù)器

74192可預(yù)置BCD雙時(shí)鐘可逆計(jì)數(shù)器

74193可預(yù)置四位二進(jìn)制雙時(shí)鐘可逆計(jì)數(shù)器

74194四位雙向通用移位寄存器

74195四位并行通道移位寄存器

74196十進(jìn)制/二-十進(jìn)制可預(yù)置計(jì)數(shù)鎖存器

74197二進(jìn)制可預(yù)置鎖存器/計(jì)數(shù)器

74204輸入端雙與非門

74214輸入端雙與門

7422開路輸出4輸入端雙與非門

74221雙/單穩(wěn)態(tài)多諧振蕩器

74240八反相三態(tài)緩沖器/線驅(qū)動(dòng)器

74241八同相三態(tài)緩沖器/線驅(qū)動(dòng)器

74243四同相三態(tài)總線收發(fā)器

74244八同相三態(tài)緩沖器/線驅(qū)動(dòng)器

74245八同相三態(tài)總線收發(fā)器74247BCD—7段15V輸出譯碼/驅(qū)動(dòng)器

74248BCD—7段譯碼/升壓輸出驅(qū)動(dòng)器74249BCD—7段譯碼/開路輸出驅(qū)動(dòng)器

74251三態(tài)輸出8選1數(shù)據(jù)選擇器

74253三態(tài)輸出雙4選1數(shù)據(jù)選擇器74256雙四位可尋址鎖存器

74257三態(tài)原碼四2選1數(shù)據(jù)選擇器

74258三態(tài)反碼四2選1數(shù)據(jù)選擇器

74259八位可尋址鎖存器/3-8線譯碼器

74262輸入端高壓接口四與非門

742605輸入端雙或非門

742662輸入端四異或非門

74273輸入端三或非門

74273帶公共時(shí)鐘復(fù)位八D觸發(fā)器

74279四圖騰柱輸出S-R鎖存器

74282輸入端四或非門緩沖器

742834位二進(jìn)制全加器

74290二/五分頻十進(jìn)制計(jì)數(shù)器

74293二/八分頻四位二進(jìn)制計(jì)數(shù)器

74295四位雙向通用移位寄存器

74298四2輸入多路帶存貯開關(guān)

74299三態(tài)輸出八位通用移位寄存器

74308輸入端與非門

74322輸入端四或門第一百一十六頁，共一百二十二頁，編輯于2023年，星期三74322帶符號(hào)擴(kuò)展端八位移位寄存器

74323三態(tài)輸出八位雙向移位

7433開路輸出2輸入端四或非緩沖器

74347BCD—7段譯碼器/驅(qū)動(dòng)器

74352雙4選1數(shù)據(jù)選擇器/復(fù)工器74353三態(tài)輸出雙4選1數(shù)據(jù)選擇器

74365門三態(tài)輸出六同相線驅(qū)動(dòng)器

74365門三態(tài)輸出六同相線驅(qū)動(dòng)器

74366門三態(tài)輸出六反相線驅(qū)動(dòng)器

743674/2線三態(tài)六同相線驅(qū)動(dòng)器

743684/2線三態(tài)六反相線驅(qū)動(dòng)器

7437開路輸出2輸入端四與非緩沖器

74373三態(tài)同相八D鎖存器

74374三態(tài)反相八D鎖存器

743754位雙穩(wěn)態(tài)鎖存器

74377單邊輸出公共使能八D鎖存器

74378單邊輸出公共使能六D鎖存器

74379雙邊輸出公共使能四D鎖存器

7438開路輸出2輸入端四與非緩沖器74380多功能八進(jìn)制寄存器

7439開路輸出2輸入端四與非緩沖器

74390雙十進(jìn)制計(jì)數(shù)器

74393雙四位二進(jìn)制計(jì)數(shù)器

74404輸入端雙與非緩沖器7442BCD—十進(jìn)制代碼轉(zhuǎn)換器

74352雙4選1數(shù)據(jù)選擇器/復(fù)工器

74353三態(tài)輸出雙4選1數(shù)據(jù)選擇器/復(fù)工器

74365門使能輸入三態(tài)輸出六同相線驅(qū)動(dòng)器

74366門使能輸入三態(tài)輸出六反相線驅(qū)動(dòng)器

743674/2線使能輸入三態(tài)六同相線驅(qū)動(dòng)器

743684/2線使能輸入三態(tài)六反相線驅(qū)動(dòng)器

7437開路輸出2輸入端四與非緩沖器

74373三態(tài)同相八D鎖存器

74374三態(tài)反相八D鎖存器

743754位雙穩(wěn)態(tài)鎖存器

74377單邊輸出公共使能八D鎖存器

74378單邊輸出公共使能六D鎖存器

74379雙邊輸出公共使能四D鎖存器

7438開路輸出2輸入端四與非緩沖器

74380多功能八進(jìn)制寄存器

7439開路輸出2輸入端四與非緩沖器

74390雙十進(jìn)制計(jì)數(shù)器

74393雙四位二進(jìn)制計(jì)數(shù)器

74404輸入端雙與非緩沖器

7442BCD—十進(jìn)制代碼轉(zhuǎn)換器

74447BCD—7段譯碼器/驅(qū)動(dòng)器第一百一十七頁，共一百二十二頁，編輯于2023年，星期三7445BCD—十進(jìn)制代碼轉(zhuǎn)換/驅(qū)動(dòng)器

7445016:1多路轉(zhuǎn)接復(fù)用器多工器

74451雙8:1多路轉(zhuǎn)接復(fù)用器多工器

74453四4:1多路轉(zhuǎn)接復(fù)用器多工器

7446BCD—7段低有效譯碼/驅(qū)動(dòng)器

74460十位比較器

74461八進(jìn)制計(jì)數(shù)器

74465三態(tài)同相2與使能端八總線緩沖器

74466三態(tài)反相2與使能八總線緩沖器

74467三態(tài)同相2使能端八總線緩沖器

74468三態(tài)反相2使能端八總線緩沖器

74469八位雙向計(jì)數(shù)器

7447BCD—7段高有效譯碼/驅(qū)動(dòng)器

7448BCD—7段譯碼器/內(nèi)部上拉輸出驅(qū)動(dòng)

74490雙十進(jìn)制計(jì)數(shù)器74491十位計(jì)數(shù)器

74498八進(jìn)制移位寄存器

74502-3/2-2輸入端雙與或非門

74502八位逐次逼近寄存器

74503八位逐次逼近寄存器

74512-3/2-2輸入端雙與或非門

74533三態(tài)反相八D鎖存器

74534三態(tài)反相八D鎖存器

7454四路輸入與或非門74540八位三態(tài)反相輸出總線緩沖器74554輸入端二路輸入與或非門

74563八位三態(tài)反相輸出觸發(fā)器

74564八位三態(tài)反相輸出D觸發(fā)器

74573八位三態(tài)輸出觸發(fā)器

74574八位三態(tài)輸出D觸發(fā)器

74645三態(tài)輸出八同相總線傳送接收器74670三態(tài)輸出4×4寄存器堆

7473帶清除負(fù)觸發(fā)雙J-K觸發(fā)器

7474帶置位復(fù)位正觸發(fā)雙D觸發(fā)器

7476帶預(yù)置清除雙J-K觸發(fā)器

7483四位二進(jìn)制快速進(jìn)位全加器

7485四位數(shù)字比較器

74862輸入端四異或門

7490可二/五分頻十進(jìn)制計(jì)數(shù)器

7493可二/八分頻二進(jìn)制計(jì)數(shù)器

7495四位并行輸入\輸出移位寄存器

74976位同步二進(jìn)制乘法器第一百一十八頁，共一百二十二頁，編輯于2023年，星期三The4000seriesisthegeneralclassificationreferringtotheindustrystandardintegratedcircuitswhichimplementavarietyoflogicfunctionsusingCMOStechnology.TheywereintroducedbyRCAasCD4000COS/MOSin1968,asalowerpowerandmoreversatilealternativetothe7400seriesofTTLlogicchips.[1]AlmostallICmanufacturersactiveduringtheerafabricatedchipsfromthisseries.RCAsometimesadvertisedthelineasCOSMOS,standingforComplimentarySymmetryMetalOxideSemiconductor.Initially,the4000serieswasslowerthanthepopular7400TTLchips,buthadtheadvantageofmuchlowerpowerconsumption,theabilitytooperateoveramuchwiderrangeofsupplyvoltages(3Vto15V),andsimplercircuitdesignduetothevastlyincreasedfanout.Howevertheirslowerspeed(initiallyonlycapableofabout1MHzoperation,comparedwithTTL's10MHz)meantthattheirapplicationswerelimitedtostaticorslowspeeddesigns.Later,newfabricationtechnologylargelyovercamethespeedproblems,whileretainingbackwardcompatibilitywithmostcircuitdesigns.Althoughallsemiconductorscanbedamagedbyelectrostaticdischarge,thehighimpedanceofCMOSinputsmadethemmoresusceptiblethanbipolar,TTL,devices.Eventually,theadvantagesofCMOS(especiallythelaterseriessuchas74HC)edgedouttheolderTTLchips,butatthesametimeeverincreasingLSItechniquesedgedoutthemodularchipapproachtodesign.The4000seriesisstillwidelyavailable,butperhapslessimportantthanitwastwodecadesago.

Theserieswasextendedinthelate1970sand1980stoincludenewtypeswhichimplementednewormoregreatlyintegratedfunctions,orwerebetterversionsofexistingchipsinthe4000series.Mostofthesenewerchipsweregiven45xxand45xxxdesignations,butareusuallystillregardedbyengineersaspartofthe4000series.

Inthe1990s,somemanufacturers(e.g.TexasInstruments)portedthe4000seriestotheir74HC/74HCTseriestomakechipslikethe74HCT4060thatoffersthefunctionalityofa4060ICbutwiththespeedofthe74HCTchip第一百一十九頁，共一百二十二頁，編輯于2023年，星期三CD4001四2輸入端或非門

CD4002雙4輸入端或非門

CD400618位串入/串出移位寄存器

CD4007雙互補(bǔ)對(duì)加反相器

CD40084位超前進(jìn)位全加器

CD4009六反相緩沖/變換器

CD4010六同相緩沖/變換器

CD4011四2輸入端與非門

CD4012雙4輸入端與非門

CD4013雙主-從D型觸發(fā)器

CD40148位串入/并入-串出移位寄存器

CD4015雙4位串入/并出移位寄存器

CD4016四傳輸門

CD4017十進(jìn)制計(jì)數(shù)/分配器

CD4018可預(yù)制1/N計(jì)數(shù)器

CD4019四與或選擇器

CD402014級(jí)串行二進(jìn)制計(jì)數(shù)/分頻器

CD402108位串入/并入-串出移位寄存器

CD4022八進(jìn)制計(jì)數(shù)/分配器CD4023三3輸入端與非門

CD40247級(jí)二進(jìn)制串行計(jì)數(shù)/分頻器

CD4025三3輸入端或非門

CD4026十進(jìn)制計(jì)數(shù)/7段譯碼器

CD4027雙J-K觸發(fā)器

CD4028BCD碼十進(jìn)制譯碼器

CD4029可預(yù)置可逆計(jì)數(shù)器

CD4030四異或門

CD403164位串入/串出移位存儲(chǔ)器

CD4032三串行加法器

CD4033十進(jìn)制計(jì)數(shù)/7段譯碼器

CD40348位通用總線寄存器

CD40354位并入/串入-并出/串出移位寄存

CD4038三串行加法器

CD404012級(jí)二進(jìn)制串行計(jì)數(shù)/分頻器

CD4041四同相/反相緩沖器

CD4042四鎖存D型觸發(fā)器

CD4000雙3輸入端或非門單非門74系列和4000系列芯片