第四章集成電路設計

第四章集成電路設計第一頁，共六十七頁，編輯于2023年，星期五集成電路是由元、器件組成。元、器件分為兩大類：

無源元件電阻、電容、電感、互連線、傳輸線等有源器件

各類晶體管

集成電路中的無源源件占的面積一般都比有源器件大。所以設計時盡可能少用無源元件，尤其是電容、電感和大阻值的電阻。第二頁，共六十七頁，編輯于2023年，星期五IC中有多種電容結(jié)構(gòu)MOS電容結(jié)構(gòu)PN結(jié)電容結(jié)構(gòu)金屬叉指電容結(jié)構(gòu)多晶硅/金屬-絕緣體-多晶硅電容

IC中主要電容器

MOS電容PN結(jié)電容§4.1集成電路電容器第三頁，共六十七頁，編輯于2023年，星期五

MOS電容器與平板電容和PN結(jié)電容都不相同。

因為金屬-氧化物-半導體層結(jié)構(gòu)的電容具有獨特的性質(zhì)。

電容—電壓特性取決于半導體表面的狀態(tài),隨柵極電壓變化，表面可處于：

積累；耗盡;反型.

一、MOS電容器1.

MOS電容結(jié)構(gòu)金屬sio2半導體diVGC=CiCsCi+Cs串聯(lián)第四頁，共六十七頁，編輯于2023年，星期五PN+sio2金屬金屬ToxN+Psio2縱向結(jié)構(gòu)橫向結(jié)構(gòu)MOS電容電容量Cox=Aε0εsio2ToxTox:

薄氧化層厚度；A:薄氧化層上金屬電極的面積。一般在集成電路中Tox不能做的太薄，所以要想提高電容量，只能增加面積。N+層為了減小串聯(lián)電阻及防止表面出現(xiàn)耗盡層。

集成電路中要制作一個30pF的MOS電容器，所用面積相當于25個晶體管的面積。第五頁，共六十七頁，編輯于2023年，星期五AlSiO2ALP+P-SUBN-epiP+N+N+MOS電容第六頁，共六十七頁，編輯于2023年，星期五P

N+PN外延NN+PPN結(jié)電容在PN結(jié)反偏時的勢壘電容構(gòu)成的電容器

PN結(jié)電容與MOS電容的數(shù)量級相當。P襯+-第七頁，共六十七頁，編輯于2023年，星期五二、PN結(jié)電容突變PN結(jié)電容計算公式：PN結(jié)電容與雜質(zhì)濃度有關，若考慮橫向擴散：總結(jié)面積=底面積+4個側(cè)面積A=πxjW2+4W2W:正方形pn結(jié)擴散區(qū)的邊長。參考P452.42第八頁，共六十七頁，編輯于2023年，星期五發(fā)射區(qū)擴散層—隔離層—隱埋層擴散層PN結(jié)電容P襯底SiO2-P+隔離+N+埋層N+發(fā)射區(qū)P+N-+CjsP基區(qū)第九頁，共六十七頁，編輯于2023年，星期五三、平板電容第十頁，共六十七頁，編輯于2023年，星期五§4.2集成電阻器及版圖設計集成電路中的電阻無源電阻

通常是合金材料或采用摻雜半導體制作的電阻薄膜電阻擴散電阻溝道電阻有源電阻將晶體管進行適當?shù)倪B接和偏置，利用晶體管的不同的工作區(qū)所表現(xiàn)出來的不同的電阻特性來做電阻第十一頁，共六十七頁，編輯于2023年，星期五1、合金薄膜電阻

摻雜多晶硅薄膜也是一個很好的電阻材料，廣泛應用于硅基集成電路的制造。采用一些合金材料沉積在二氧化硅或其它介電材料表面，通過光刻形成電阻條。常用的合金材料有：鉭Ta鎳鉻Ni-Cr氧化鋅ZnO鉻硅氧CrSiO薄層電阻不同摻雜濃度的半導體具有不同的電阻率，利用摻雜半導體的電阻特性，可以制造電路所需的電阻器。

2、多晶硅薄膜電阻3、摻雜半導體電阻第十二頁，共六十七頁，編輯于2023年，星期五方塊電阻的幾何圖形

＝R□·設計時只需考慮電阻的長寬比即可，R□

根據(jù)工藝調(diào)整例：設計一個2kΩ基區(qū)電阻。一般基區(qū)擴散的方塊電阻為200Ω/□，所以只要構(gòu)造長寬比為10的圖形即可。第十三頁，共六十七頁，編輯于2023年，星期五根據(jù)摻雜工藝來分類擴散電阻

對半導體進行熱擴散摻雜而構(gòu)成的電阻，精度較難控制離子注入電阻

離子注入方式形成的電阻，阻值容易控制，精度較高利用與集成電路兼容的擴散工藝構(gòu)成的電阻器第十四頁，共六十七頁，編輯于2023年，星期五利用與集成電路兼容的擴散層構(gòu)成，主要根據(jù)摻入雜質(zhì)濃度和擴散形成的結(jié)深決定阻值。發(fā)射區(qū)的摻雜濃度高，電阻最小基區(qū)電阻相對大，集電區(qū)的最大

擴散電阻N集電區(qū)擴散電阻N+N+基區(qū)擴散電阻NP第十五頁，共六十七頁，編輯于2023年，星期五N+發(fā)射區(qū)SiO2RP+襯底RN+埋層N外延集電區(qū)P+P基區(qū)外延層擴散電阻N發(fā)射區(qū)擴散電阻(發(fā)射區(qū)擴散層)第十六頁，共六十七頁，編輯于2023年，星期五

溝道電阻（夾層電阻）利用不同摻雜層之間的溝道形成的電阻器溝道電阻＝R□·R□=減小結(jié)深，增加方塊電阻的阻值；溝道電阻制作大阻值電阻的基本思想。即兩擴散層之間的溝道第十七頁，共六十七頁，編輯于2023年，星期五因結(jié)深難以精確控制，所以溝道電阻的阻值也不能精確控制，精度要求高的電路不能采用溝道電阻。

PN+

NINPI外延層溝道電阻基區(qū)溝道電阻P電阻取決于夾層電阻率和結(jié)深第十八頁，共六十七頁，編輯于2023年，星期五MOS多晶硅電阻柵氧化層多晶硅場氧化層RR第十九頁，共六十七頁，編輯于2023年，星期五

集成電路中幾種擴散電阻器的比較電阻類型方塊電阻Ω/口相對誤差%溫度系數(shù)10-6/℃基區(qū)100-200±201500—2000發(fā)射區(qū)2-10±20+6000集電區(qū)100-1000±3可控基區(qū)溝道2~10×103±50+2500外延層2~5×103±30+3000外延層溝道4~10×103±7+3000薄膜—±3+200第二十頁，共六十七頁，編輯于2023年，星期五擴散電阻的功耗限制單位電阻面積的功耗PAR□單位電阻條寬的工作電流IW(PA/R□)1/2單位電阻條寬的最大工作電流IWmax(PAmax/R□)1/2第二十一頁，共六十七頁，編輯于2023年，星期五(PAmax/R□)1/2R□越大，R□越小，第二十二頁，共六十七頁，編輯于2023年，星期五

擴散電阻的最小條寬版圖設計規(guī)則所決定的最小擴散條寬工藝水平和擴散電阻精度要求所決定的最小擴散條寬電阻最大允許功耗所決定的最小擴散條寬在設計時應取最大的一種擴散電阻的最小條寬WRmin受三種因素的限制：第二十三頁，共六十七頁，編輯于2023年，星期五b.基區(qū)電阻等效模型

c.襯底電位與分布電容

集成電路中電阻模型集成電路中電阻基本是由各擴散層形成，除了電阻本身，有反偏的PN結(jié)特性，帶來附加的電阻和電容(寄生參數(shù))襯底s，n端接最高電位防止電阻器的pn結(jié)正偏使電阻失效第二十四頁，共六十七頁，編輯于2023年，星期五晶體管有源電阻采用晶體管進行適當連接并使其工作在一定的狀態(tài)，利用它的導通電阻作為電路中的電阻元件使用

雙極晶體管和MOS晶體管都可用作有源電阻MOS管有源電阻器MOS有源電阻及其I-V曲線

第二十五頁，共六十七頁，編輯于2023年，星期五晶體管有源寄生電阻N+PN+

P襯底IcR1R2R3R4R5Rc=R1+R2+R3+R4+R5雙極晶體管集電區(qū)電阻

集成電路中集電區(qū)電阻Rc要比分立管的大。Rc的增大會影響高頻特性和開關性能。R1長方體電阻R2

埋層拐角體電阻R3

梯形電阻

R4

埋層拐角體電阻

R5

長方體電阻

分別計算出各區(qū)的電阻后相加參看書：P.152為方便起見常將集電極電流流經(jīng)的區(qū)域劃分為五個區(qū)第二十六頁，共六十七頁，編輯于2023年，星期五§4.3

集成電路的互連技術(shù)和電感互連線

單片芯片上器件之間互連：金屬化工藝，金屬鋁薄膜電路芯片與外引線之間的連接(電路芯片與系統(tǒng)的互聯(lián))：引線鍵合工藝為保證模型的精確性和信號的完整性，需要對互連線的版圖結(jié)構(gòu)加以約束和進行規(guī)整。第二十七頁，共六十七頁，編輯于2023年，星期五

在連接線傳輸大電流時，應估計其電流容量并保留足夠裕量。

各種互連線設計應注意的問題為減少信號或電源引起的損耗及減少芯片面積，連線應盡量短。

為提高集成度，在傳輸電流非常弱時如：

MOS柵極，大多數(shù)互連線應以制造工藝提供的最小寬度來布線。

第二十八頁，共六十七頁，編輯于2023年，星期五集成電路總電感可以有兩種形式

單匝線圈多匝線圈

多匝螺旋型線圈三.集成電路的電感多匝直角型線圈單匝線圈第二十九頁，共六十七頁，編輯于2023年，星期五第三十頁，共六十七頁，編輯于2023年，星期五4.4集成器件和電路版圖設計一.版圖設計方式主要規(guī)定了掩模版各層圖形的寬度、間隔、重疊和兩個獨立的層間距離等的最小允許值。版圖設計規(guī)則是連接電路設計者和電路生產(chǎn)者之間的橋梁PN+N-Si集電區(qū)基區(qū)發(fā)射區(qū)集電極引線基極引線

發(fā)射極引線P

N+PN外延NN+P+-PN結(jié)電容第三十一頁，共六十七頁，編輯于2023年，星期五微米設計規(guī)則

以微米為尺度表示版圖最小允許值得大小。λ設計規(guī)則

以λ為基本單位的幾何設計規(guī)則。將版圖規(guī)定尺寸均取為λ的整數(shù)倍來表示。

有兩種設計規(guī)則：微米設計規(guī)則，λ設計規(guī)則控制掩模版各層圖形的寬度、間隔和兩個獨立的層間距離實際工藝中，λ值不能簡單的按比例壓縮，仍然保留微米設計規(guī)則第三十二頁，共六十七頁，編輯于2023年，星期五按比例縮小原則CV規(guī)則是在保持器件和電路中各點電位不變的條件下，盡量來縮小尺寸，以提高器件和電路的有關性能。CE縮小規(guī)則基本指導思想是在MOSFET內(nèi)部電場不變的條件下，通過按比例縮小器件的縱向和橫向尺寸（與此同時，電源電壓和閾值電壓也要與器件尺寸縮小相同的倍數(shù)），以提高跨導和減小負載電容，從而達到增強集成電路性能的目的為了提高器件和IC的頻率、速度性能，就需要縮小器件的特征尺寸。按比例縮小規(guī)則（scalinglaw）就是為了方便設計集成電路(IC)所采取的一種規(guī)則第三十三頁，共六十七頁，編輯于2023年，星期五N外延集電區(qū)

N+埋層

p-SiP基區(qū)N+N+集成電路工藝流程針對大量應用的NPN管設計的PNP晶體管制作需要采用與NPN管兼容的技術(shù)襯底PNP管發(fā)射區(qū)是利用NPN晶體管的基區(qū)兼容而成的基區(qū)就是原來的外延層集電區(qū)為襯底NPN晶體管橫向PNP管P型發(fā)射區(qū)和集電區(qū)是在標準基區(qū)P擴散流程中形成的N型基區(qū)就是外延層，基極的引線區(qū)是在標準發(fā)射區(qū)N+擴散形成第三十四頁，共六十七頁，編輯于2023年，星期五N外延集電區(qū)

N+埋層

p-SiP基區(qū)N+N+多極NPN管電流大，使電流均勻分布。將集電極、基極、發(fā)射極分為多個電極，電極用金屬電極連接在一起。集電區(qū)用一個埋層，集電極引線孔處要加N+擴散。p159圖4.11和圖4.12第三十五頁，共六十七頁，編輯于2023年，星期五雙極型集成電路基本制造工藝相應的版圖

第一次光刻N+埋層擴散孔光刻埋層氧化外延第三十六頁，共六十七頁，編輯于2023年，星期五

第二次光刻P+隔離擴散孔光刻

第三次光刻P型基區(qū)擴散孔光刻

第三十七頁，共六十七頁，編輯于2023年，星期五

第四次光刻

N+發(fā)射區(qū)擴散孔、集電極引線擴散孔光刻第五次光刻引線接觸孔光刻

第三十八頁，共六十七頁，編輯于2023年，星期五第六次光刻金屬化內(nèi)連線光刻-反刻鋁

第三十九頁，共六十七頁，編輯于2023年，星期五柵壓為零時，溝道不存在，加上一個正的柵壓才能形成N型溝道柵壓為零時，溝道已存在，加上一個負的柵壓才能使N型溝道消失柵壓為零時，溝道不存在，加上一個負的柵壓才能形成P型溝道。

柵壓為零時，溝道已存在，加上一個正的柵壓可以使P型溝道消失第四十頁，共六十七頁，編輯于2023年，星期五硅柵CMOS器件(反相器)一個增強型nMOS和增強型PMOS組成第四十一頁，共六十七頁，編輯于2023年，星期五第四十二頁，共六十七頁，編輯于2023年，星期五CMOS反相器工作原理輸入端高電平時：nMOS管導通，pMOS截止，輸出端通過導通的nMOS管接地，輸出端呈低電平輸入端低電平時：pMOS管導通，nMOS截止，輸出端通過導通的pMOS管接到VDD上，呈現(xiàn)高電平第四十三頁，共六十七頁，編輯于2023年，星期五N阱CMOS設計規(guī)則表4.7列出的最小分辨率的微米規(guī)則與規(guī)則工藝的特征尺寸，版圖基本幾何圖形及間隔MOS自隔離，P型襯底接地(Vss)，N阱區(qū)接VDD多晶硅作引線，為降低電阻，減小功耗，提高速度。多晶硅要重摻雜N+減小接觸電阻，金屬與N+和P+接觸連接(歐姆接觸)；金屬與多晶硅和襯底接觸，需增大接觸面積第四十四頁，共六十七頁，編輯于2023年，星期五N阱硅柵CMOS工藝流程CMOS反相器第四十五頁，共六十七頁，編輯于2023年，星期五第四十六頁，共六十七頁，編輯于2023年，星期五第四十七頁，共六十七頁，編輯于2023年，星期五第四十八頁，共六十七頁，編輯于2023年，星期五第四十九頁，共六十七頁，編輯于2023年，星期五第五十頁，共六十七頁，編輯于2023年，星期五第五十一頁，共六十七頁，編輯于2023年，星期五第五十二頁，共六十七頁，編輯于2023年，星期五第五十三頁，共六十七頁，編輯于2023年，星期五第五十四頁，共六十七頁，編輯于2023年，星期五第五十五頁，共六十七頁，編輯于2023年，星期五第五十六頁，共六十七頁，