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摘 緒 結(jié) 致 個系統(tǒng)通過對輸入小信號的放大，并利用FPGA控制DA輸出給功率放大電路。FPGAFIR：FPGA;幅頻均衡;功率放大TheDesignofDigitalPowerAmplifierwithBalancedAmplitudeandFrequencyWedesignedthedigitalpoweramplifierwithbalancedamplitudeandfrequencybasedonFPGA.Thesystemincludespre-amplifier,bandstopcircuit,digitalcircuitofalgorithmforbalancingamplitudeandfrequencyofthesignal,andthelow-frequencypoweramplifer.ByamplifingtheweakinputsignalandconvertitintodigitalsignalwithA/D,andthenprocessedinFPGAandoutputedwithD/A,thesystemmeetstherequirementrightly.:FPGA;PowerAmplifier;BalancedAmplitudeand放在內(nèi)部的信號處理、線路設(shè)計和生產(chǎn)工藝上也各不相同。按功放放管的導電方式不同，可以分為甲類功放（又稱A類、乙類功放（又稱B本課題來源于2009年大學生電子設(shè)計競賽F題11所示。1210mV-1dB20Hz～20kHz600v110kHzv2應(yīng)用數(shù)字信號處理技術(shù)，制作數(shù)字幅頻均衡電路，對帶阻網(wǎng)絡(luò)輸出的60010kHzv320Hz～20kHz內(nèi)的電壓幅度波動在1.5dB以內(nèi)。3v3進行功率放大，要求末級功放管采用分MOS晶體管。vi5mV8電阻負載（一端接地）時，功率放大電路的-3dB20Hz～20kHz功率放大電路的效率≥6042所示。圖中元件值是標稱值，不是實際值，對精度2vi5mVMOS本題率放大電路的效率定義為：功率放大電路輸出功率與其直流電源供給功率之數(shù)字幅頻均衡的實現(xiàn)，重點是幅頻均衡的算法，在于所選用的處理。目前，隨著制造業(yè)技術(shù)和工藝的提高，F(xiàn)PGA的工作頻率也由原來的50MHz/100MHz提使用可編程來開發(fā)。能夠把模擬量轉(zhuǎn)變?yōu)閿?shù)字量的器件叫模擬-數(shù)字轉(zhuǎn)換器（A/D轉(zhuǎn)換器。A/D轉(zhuǎn)換2.1A/DD/A轉(zhuǎn)換器的作用是將輸入的二進制數(shù)字量轉(zhuǎn)換成電壓或電流形式的模擬量輸出，其2.2所示。2.2D/A40KHZ,80KHZ以上。而在此課題中，為了配合高速的FPGA主，我們選擇采樣率為1MHz的ADMAX118，對應(yīng)地，我們選擇1MHz轉(zhuǎn)換速率的DATLC7524。 ArrayCPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為集成電路（ASIC）領(lǐng)域中數(shù)有限的缺點。FPGALCA（LogicCellArray）這樣一個概念，內(nèi)部CLB（ConfigurableLogicBlockIOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個部分。FPGA的基本特點主要有：采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的FPGAASICFPGAI／OFPGAASIC5)FPGA采用高速OS工藝，功耗低，可以與CMOS、TTL電平兼容可以說，F(xiàn)PGA是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關(guān)系，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須的FPGA編程器，只須用通用的EPROM、PROM編程器即可。FPGAEPROMFPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。布局，快速的燒錄至FPGA上進試，是現(xiàn)代IC設(shè)計驗證的技術(shù)主流。這些可編輯也包含元件例如觸發(fā)器（Flip－flop）或者其他更加完整的塊。FPGA內(nèi)部的邏輯塊連接起來，就好像FPGA可以完成所需要的邏輯功能。在此課題中我們選擇自己比較熟悉的高性價比的Al 公司CycloneII系列FPGA，作為我們的數(shù)字信號處理的主。Al 是全球三大FPGA廠商之一，擁有全球33.1%的市場份額，Cyclone系列FPGA是其最成功的FPGA之一，是中、高性價比的最佳組）晶體管處于導電狀態(tài)，也就是說不管有無訊號輸入它們都保持傳導電流，并使這兩個電流等于交流電的峰值，這時交流在最大訊號情況入負載。當無訊號時，兩個晶聲器。當訊號趨向正極，線方的輸出晶體管容許流入較多的電流，下方的輸出晶體管則相對減少電流，由于電流開始不平衡，于是流入揚聲器而且推動揚聲器。Distortion率可進入負載，但許多仍然轉(zhuǎn)變?yōu)闊崃?。所?雖然甲類放大器的音質(zhì)比較好，但是其實25％。乙類功放的工作方式是當無訊號輸入時，輸出晶體管不導電，所以不消耗功率；當有產(chǎn)生的熱量較甲類機低，容許使用較小的散熱器。所以，乙類放大器的優(yōu)點是效率較高，78％，缺點是失真較大。推挽放大器是指利用一對參數(shù)相近的晶體管，交替工作在信號的正、負兩個半周期成（兩組放大元件態(tài)，當輸入信號變化到另一個半，原先導通、放大的三極管進入截止，而原先截止的 H(f)|H(f)|ejc(f

H(f) H(f |H(f)

ejc(f1

HHc(f)He(f)Hc(f)Hc

(f

2.7321

待補償網(wǎng)絡(luò)的傳輸函數(shù)

補償函數(shù)傳輸函數(shù)864

2

2.32.3 2.4所示

H(z)

Z∑ZZZZZ根據(jù)要求設(shè)計特濾波器的傳遞函數(shù)與目標傳遞函數(shù)圖像與極零圖為86420

1ImaginaryImaginary0

2.5

Realb(0)=0.09424;b(1)=0;b(2)=-0.0924;a(0)=1;a(1)=-1.809;a(2)=FIR3008642

2.6300FIRFIRDA輸出3.1D/A輸出至后級功放部分。功率放大部分負責將信號放大輸出。3.2.所示。MAX118是8位、8通道的ADC，擁有高達1Msps的轉(zhuǎn)換速率，工作3.3所示：3.3MAX118IN1~IN88個輸入通道，D0~D7為輸出，REF+/-為參考電壓，A0~A2為通道選擇，RD/WR為讀寫選擇，MODE為工作模式選擇（正常工作狀態(tài)或掉電狀態(tài)。當CS信號拉低時，讀入地址有效，再當WR8位數(shù)3.4MAX118TLC7524為雙通道、8bit、1MspsDA3.5TLC7524/CS為片選信號，/WR為寫操作使能，DB0~DB78位輸入信號，OUT1、OUT2為輸出當片選信號和寫操作使能都有效時處在連續(xù)工作狀態(tài)，3.6TLC7524ADDAFPGA3.73.8由于在此課題中，我們FPGA主控部分采用了配備的FPGA板故在設(shè)計系統(tǒng)時僅設(shè)計了與FPGA板的接口，如下圖所示，Q12SK170BL，Q22SJ74BL，Q1Q2之間形成誤差放大。再由2SA970GR2SC2240GR共同構(gòu)成二級放大電路。2SA970GR2SC2240GR3.10N，IRF9610SFP9630P3.103.1112341234564DA5本課題中并沒有使用。第6部分為雙排插口，與FPGA板連接時使用。（固定增益（增益可變DAAD可設(shè)計一個FIR數(shù)字帶通濾波器，使通頻帶內(nèi)信號經(jīng)過帶阻網(wǎng)絡(luò)與數(shù)字幅頻均FIR濾波器的頻率響應(yīng)；根據(jù)FIR濾波器的頻響特性，利用計算出濾波器系數(shù)；過仿真，驗證所設(shè)計的系統(tǒng)是否符合要求。2FIRfs/2范圍內(nèi)的頻響特性（fs80kHzDDS模塊產(chǎn)生20Hz~40kHz20Hz步進。掃頻信號經(jīng)過前級放大與A/D采樣與數(shù)字峰值檢波，測出各頻點的峰峰值，即可得到/利用繪制兩者的頻率響應(yīng)曲線，觀察圖3.14與圖3.15可知，兩者具有3.143.15根據(jù)FIR濾波器的頻率特性，利用軟件可以設(shè)計出濾波器系數(shù)。我們采用切近法（又稱為等波紋近法，它基于最大誤差最小準則，Park-McClellan算法，利用已知濾波器的特性，計算出所需濾波器的系數(shù)。在中，調(diào)用remez函數(shù)即可實現(xiàn)。濾波器階數(shù)越高近誤差越小，但FPGA時間與近誤差，我們設(shè)置FIR濾波器的階數(shù)為684階。由于A/D采樣與D/AA/DD/AFPGAFIR濾波器0.5ms。另外，由于理想濾波器的沖擊響應(yīng)是無限長的，不可實現(xiàn)的，我們只能通過有限長近。為減小截短效應(yīng)引起的誤差，我們對濾網(wǎng)絡(luò)后的幅度變化值并記錄下來，將這些值輸入到中，進行線性插值，4.2我們使用了tektronix的TDS1012型100MHz示波器，盛普儀的F80型數(shù)字信號發(fā)生器，yuanlongVD1710-3B直流穩(wěn)壓源作為測試工具。①放大倍數(shù)測試：由信號源輸入有效值Vrms為5mV、頻率為10kHz的正弦信號，用示波器測量前置放大電路的輸出電壓峰峰值Vo，計算其放大倍數(shù)G。結(jié)果：Vo=7.04V，則：GV0/(2/ 2Vrms)498。②通頻帶測試：設(shè)定輸入信號有效值為5mV的正弦信號，在頻率范圍15Hz~22kHz的范圍內(nèi)抽取足夠多的測試點，進行-1dB通頻帶的測試。結(jié)果：經(jīng)測試，-1dB20Hz~20kHz。5mV20Hz~20KHz內(nèi)抽取足10kHz時輸出信號電壓幅度為基準，測量其最大衰減。5mV20Hz~20kHz的范圍內(nèi)抽結(jié)果：經(jīng)測試，通頻帶電壓幅度波動在±2dBFPGA方面比較少，在設(shè)計過程中花了較多的時間，但也FPGAVHDL編程。[1],.數(shù)字信號處理器綜合測試方案[J].大學學報(自然科學版),[2],,,.基于FPGA的32位并行乘法器的設(shè)計與實現(xiàn)[J].計算機工程,2005,(23).[3]胡遠望,.基于VHDL的高速串行AD轉(zhuǎn)換器控制設(shè)計與實現(xiàn)[J].常州信息職業(yè)技術(shù)學院學報,2007,(01).[4].應(yīng)用VHDL語言實現(xiàn)數(shù)字電路設(shè)計[J].電腦知識與技術(shù),2004,(35)[5].PCI從設(shè)備控制器的FPGA設(shè)計與實現(xiàn)[D].長安大學[6].基于嵌入式技術(shù)的系統(tǒng)的設(shè)計與實現(xiàn)[D].長安大學[7].基于FPGA的數(shù)字系統(tǒng)的研究與設(shè)計[D].理工大學[8].IIR數(shù)字濾波器優(yōu)化設(shè)計及FPGA[D].西南交通大學,2009[9]UweMeyer-Baese.數(shù)字信號處理的FPGA實現(xiàn)[M],:[10].VLSI數(shù)字信號處理-設(shè)計與實現(xiàn)[M],:科學[11].數(shù)字信號處理：理論、算法與實現(xiàn)[M].：，1997[12](英)渥DigitalSystemDesignwithVHDL,SecondEdition[M]工業(yè)[13.數(shù)字信號處理［M］.：[14]，.VHDL硬件描述語言與數(shù)字邏輯