第8章 半導(dǎo)體存儲器及可編程邏輯器件

8.1隨機存取存儲器（RAM）8.2只讀存儲器（ROM）8.3可編程邏輯器件（PLD）*8.4復(fù)雜可編程邏輯器件（CPLD）8半導(dǎo)體存儲器和可編程邏輯器件8.5現(xiàn)場可編程門陣列（FPGA）教學基本要求：掌握半導(dǎo)體存儲器字、位、存儲容量、地址、等基本概念。正確理解RAM、ROM的工作原理了解半導(dǎo)體存儲器的存儲單元的組成及工作原理。掌握RAM、ROM的典型應(yīng)用。正確理解PLD的結(jié)構(gòu)及工作原理。8半導(dǎo)體存儲器和可編程邏輯器件8.1隨機存取存儲器（RAM）8.1.1RAM的結(jié)構(gòu)與工作原理*8.1.3RAM舉例8.1.2RAM存儲容量的擴展RAM存儲單元（SRAM、DRAM）RAM的基本結(jié)構(gòu)

字長（位數(shù)）的擴展

字數(shù)的擴展8.1.0概述存儲器分類：RAM

(Random-AccessMemory)

ROM(Read-OnlyMemory)SRAMDRAM固定ROM可編程ROMOTPROMUVPROME2PROM8.1.0概述半導(dǎo)體存儲器是用來存儲大量二值數(shù)據(jù)的器件。

RAM是隨機存取存儲器，在任意時刻，對任意單元可進行存/取（即：讀/寫）操作。8.1.0

概述RAM特點:靈活－程序、數(shù)據(jù)可隨時更改；易失－斷電或電源電壓波動,會使內(nèi)容丟失。

ROM是只讀存儲器，在正常工作狀態(tài)只能讀出信息，不能隨時寫入。ROM特點：非易失性－信息一旦寫入，即使斷電，信息也不會丟失，具有非“易失”性特點。常用于存放固定信息（如程序、常數(shù)等）。編程較麻煩－需用專用編程器。8.1.1RAM的結(jié)構(gòu)與工作原理

存儲矩陣用于存放二進制數(shù)，一個單元放一位，排列成矩陣形式。圖8.1.4存儲矩陣讀/寫控制電路

地址譯碼器數(shù)據(jù)輸入/輸出地址輸入控制信號輸入(CS、R/W)

讀/寫控制電路完成對選中的存儲單元進行讀出或?qū)懭霐?shù)據(jù)的操作。把信息存入存儲器的過程稱為“寫入”操作。反之，從存儲器中取出信息的過程稱為“讀出”操作。

地址譯碼器的作用是對外部輸入的地址碼進行譯碼，以便唯一地選擇存儲矩陣中的一個存儲單元。1.RAM的基本結(jié)構(gòu)圖8.1.4存儲矩陣讀/寫控制電路

譯碼器數(shù)據(jù)輸入/輸出地址輸入控制信號輸入(CS、R/W)

例如：容量為256×1的存儲器（1）地址譯碼器8根列地址選擇線32根行地址選擇線32×8=256個存儲單元譯碼方式單譯碼雙譯碼---n位地址構(gòu)成2n

條地址線。若n=10，則有1024條地址線---將地址分成兩部分，分別由行譯碼器和列譯碼器共同譯碼其輸出為存儲矩陣的行列選擇線，由它們共同確定欲選擇的地址單元。若給出地址A7-A0=00100001，將選中哪個存儲單元讀/寫？圖8.1.5

若容量為256×4的存儲器，有256個字，8根地址線A7-A0，但其數(shù)據(jù)線有4根，每字4位。8根列地址選擇線32根行地址選擇線1024個存儲單元

若給出地址A7-A0=00011111，哪個單元的內(nèi)容可讀/寫？

（2）存儲矩陣

靜態(tài)RAM存儲單元（SRAM）--以六管靜態(tài)存儲單元為例基本RS觸發(fā)器控制該單元與位線的通斷控制位線與數(shù)據(jù)線的通斷Xi

=0，T5、T6截止，觸發(fā)器與位線隔離。

T1-T6構(gòu)成一個存儲單元。T3、T4為負載，T1、T2為基本RS觸發(fā)器。來自行地址譯碼器的輸出（2）存儲矩陣Xi

=1，T5、T6導(dǎo)通，觸發(fā)器與位線接通。Yj

=1，T7

、T8均導(dǎo)通，觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元數(shù)據(jù)可傳送。來自列地址譯碼器的輸出

靜態(tài)RAM存儲單元（SRAM）--以六管靜態(tài)存儲單元為例來自行地址譯碼器的輸出*動態(tài)RAM存儲單元（DRAM）--以三管和單管動態(tài)存儲單元為例三管動態(tài)RAM存儲單元電路如圖:

由于漏電流的存在，電容上存儲的數(shù)據(jù)（電荷）不能長久保存，因此必須定期給電容補充電荷，以避免存儲數(shù)據(jù)的丟失，這種操作稱為再生或刷新。下面分三個過程討論：寫入數(shù)據(jù)讀出數(shù)據(jù)刷新數(shù)據(jù)存儲數(shù)據(jù)的電容存儲單元寫入數(shù)據(jù)的控制門讀出數(shù)據(jù)的控制門寫入刷新控制電路寫入數(shù)據(jù)：當Xi＝

Yj＝1時，T1、T3、T4、T5均導(dǎo)通，此時可以對存儲單元進行存取操作。若DI＝0，電容充電；若DI＝1，電容放電。

當Xi＝

Yj＝0時，寫入的數(shù)據(jù)由C保存。R/W=0,G1導(dǎo)通，G2截止輸入數(shù)據(jù)DI經(jīng)G3反相，被存入電容C中。&&讀出數(shù)據(jù)：當Xi＝

Yj＝1時，T1、T3、T4、T5均導(dǎo)通，此時可以對存儲單元進行存取操作。

讀位線信號分兩路，一路經(jīng)T5

由DO

輸出；另一路經(jīng)G2、G3、T1對存儲單元刷新。

R/W=1,G2導(dǎo)通，G1截止，若C上充有電荷，T2導(dǎo)通，讀位線輸出數(shù)據(jù)0；反之，T2截止，輸出數(shù)據(jù)1。&&刷新數(shù)據(jù)：

若讀位線為低電平，經(jīng)過G3反相后為高電平，對電容C充電；&&

若讀位線為高電平，經(jīng)過G3反相后為低電平，電容C放電；當R/W=1,且Xi=1時，C上的數(shù)據(jù)經(jīng)T2

、T3到達“讀”位線，然后經(jīng)寫入刷新控制電路對存儲單元刷新。

此時,Xi有效，整個一行存儲單元被刷新。由于列選擇線Yj無效，因此數(shù)據(jù)不被讀出。

單管動態(tài)RAM存儲單元電路如圖：

當T導(dǎo)通時，電容CS上的信息被傳送到位線上，或者位線上的數(shù)據(jù)寫入CS中。

讀出時，由于CW的存在，且CW>>CS，使位線上得到的電壓遠小于CS上原來存儲的電壓，因此，需經(jīng)讀出放大器對輸出信號進行放大；同時，由于CS上的電荷減少，必須每次讀出后要及時對讀出單元進行刷新（3）片選信號與讀/寫控制電路

當CS=0時，選中該單元.

若R/W=1，三態(tài)門1、2關(guān),3開，數(shù)據(jù)通過門3傳到I/O口，進行讀操作；

當CS=1時，三態(tài)門均為高阻態(tài)，I/O口與RAM內(nèi)部隔離。

當Xi和Yi中有一消失，該單元與數(shù)據(jù)線聯(lián)系被切斷，由于互鎖作用，信息將被保存。

若R/W=0，門1、2開，門3關(guān)，數(shù)據(jù)將從I/O口通過門1、2，向T7、T8寫入，進行寫操作。8.1.1RAM的結(jié)構(gòu)與工作原理2.RAM的操作與定時自學8.1.2RAM存儲容量的擴展1.位數(shù)（字長）的擴展D0D1

D2

D3D12D13D14D15

位擴展可以用多片芯片并聯(lián)的方式來實現(xiàn)。即地址線、讀/寫線、片選信號對應(yīng)并聯(lián)，各芯片的I/O口作為整個RAM輸入/出數(shù)據(jù)端的一位。例1用4K×4位的RAM擴展為4K×16位的RAM···CS┇A11A0···R/WR/WCSA0A114K×4位（1）I/O0I/O1I/O2I/O3R/WCSA0A114K×4位（4）I/O0I/O1I/O2I/O3······┇┇即該芯片8K×8功能框圖2.字數(shù)的擴展

字數(shù)的擴展可利用外加譯碼器控制存儲器芯片的片選輸入端CS來實現(xiàn)。假設(shè)某芯片的存儲容量為：8K×8（即8192字×8位）。數(shù)據(jù)線共有：地址線共有：13根（A12~A0）8根（D7~D0）2.字數(shù)的擴展圖8.1.10(I)(II)(III)(IV)芯片74139有效輸出端A14A13IY000IIY101IIIY210IVY311例2將8K×8位的RAM擴展為32K×8位的RAM

3.字數(shù)、位數(shù)同時擴展例3用256×4的RAM擴展為1K×8位的RAM

Y0Y1Y2Y32/4A9A8A0-A74256×4256×4CSI/OI/OCS84256×4256×4CSI/OI/OCS844…高四位低四位8.1.3RAMMCM6264

該芯片是摩托羅拉公司生產(chǎn)的靜態(tài)RAM，28腳雙列直插封裝。10244位RAM（2114）的結(jié)構(gòu)框圖4096個存儲單元排列成64×64列的矩陣地址譯碼器輸入/輸出控制電路參考資料：123456789181716151413121110A2A1A0A3A4A5A6A7A8A9CSGNDVCCD3D2D1D0R/WRAM2114管腳圖故其容量為：1024字×4位（又稱為1K×4）RAM2114共有10根地址線，4根數(shù)據(jù)線。8.2只讀存儲器（ROM）

只讀存儲器，工作時其存儲的內(nèi)容固定不變。且只能讀出，不能隨時寫入。工作時，將一個給定的地址碼加到ROM的地址輸入端，便可在它的輸出端得到一個事先存入的確定數(shù)據(jù)。

ROM的分類按存貯矩陣中器件類型

固定ROM--PROM--EPROM--FlashMemary--E2PROM--二極管ROM三極管ROMMOS管ROM按寫入方式廠家裝入數(shù)據(jù)，永不改變用戶裝入，只可裝一次，永不改變用戶裝入，紫外線擦除用戶裝入，電可擦除高集成度，大容量，低成本,使用方便存儲矩陣三態(tài)緩沖器

地址譯碼器數(shù)據(jù)輸出地址輸入一、固定ROM

固定ROM主要由地址譯碼器、存儲單元矩陣和輸出緩沖器三部分組成。字線容量=字線×位線位線存儲或矩陣字線位線1、二極管ROM—以4×4為例存儲單元1011111000111100譯碼與矩陣輸出緩沖器任何時刻只有一根字線為高電平。2、三極管ROM和NMOS管ROM

有一種可編程序的ROM，在出廠時全部存儲“1”，用戶可根據(jù)需要將某些單元改寫為“0”,但是，只能改寫一次，稱為PROM。字線位線熔斷絲

若將熔絲燒斷，該單元則變成“0”。顯然，一旦燒斷后不能再恢復(fù)。二、可編程ROM（PROM）三、可擦除可編程ROM（EPROM）

當浮柵上帶有負電荷時，則襯底表面感應(yīng)的是正電荷，這使得MOS管的開啟電壓變高，如果給控制柵加上同樣的控制電壓，MOS管仍處于截止狀態(tài)。SIMOS管利用浮柵是否累積有負電荷來存儲二值數(shù)據(jù)。存儲單元采用N溝道疊柵管(SIMOS)。其結(jié)構(gòu)如下：寫入數(shù)據(jù)前，浮柵不帶電荷，要想使其帶負電荷，需在漏、柵級上加足夠高的電壓25V即可。若想擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。

當浮柵上沒有電荷時，給控制柵加上控制電壓，MOS管導(dǎo)通.與EPROM的區(qū)別是：浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個厚度約為80A(埃)的薄絕緣層。四、隧道MOS管E2PROM可用電擦除信息，以字為單位，速度高，可重復(fù)擦寫1萬次。與EPROM的區(qū)別是:1.閃速存儲器存儲單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對稱的；

2.浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。五、快閃存儲器FlashMemory（1）用于存儲固定的數(shù)據(jù)、表格（2）碼制變換六、ROM的簡單應(yīng)用（3）用戶程序的存貯（4）構(gòu)成組合邏輯電路例1用ROM實現(xiàn)十進制譯碼顯示電路。m0m1m2m9……例2用ROM實現(xiàn)邏輯函數(shù)。2/4線譯碼器A1A0m0m1m2m3D0D1D2D3例3電路如圖，試畫出F波形CPROM二進制加法計數(shù)器Fm0m1m2m3m4m5m6m7Q0Q1Q2（3）ROM在波形發(fā)生器中的應(yīng)用A1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963ROMD/A計數(shù)器CP計數(shù)脈沖送示波器34oA1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963t

o08.3.1PLD的電路表示法8.3.2可編程陣列邏輯器件(PAL)簡介8.3可編程邏輯器件8.3.3可編程通用陣列邏輯器件(GAL)從邏輯功能的特點來看，數(shù)字電路可分為通用型和專用型兩種。前面介紹的都屬于通用型。如門電路、計數(shù)器、寄存器等。還有很多電路實現(xiàn)復(fù)雜邏輯功能，是為某種用途專門設(shè)計的集成電路，稱為專用集成電路，簡稱ASIC。1.引言概述可編程邏輯器件，簡稱PLD（ProgrammableLogicalDevice)。它屬于通用器件，但它的邏輯功能是由用戶通過編程來設(shè)定的。PLD的集成度很高，足以滿足一般數(shù)字系統(tǒng)的要求。由PLD編程的開發(fā)系統(tǒng)由硬件和軟件兩部分構(gòu)成。硬件為計算機、專用編程器等；軟件為集成開發(fā)軟件、ABEL、VerilogHDL、VHDL等語言。在系統(tǒng)可編程器件isp的編程更為簡單，不需專門的編程器，只要將計算機運行的編程數(shù)據(jù)直接寫入PLD即可。按集成密度分為2.可編程邏輯器件的分類按結(jié)構(gòu)分為－基于與/或陣列結(jié)構(gòu)的器件SPLD（PROM、PLA、PAL、GAL）、CPLD（EPLD）,并稱之為PLD。－基于門陣列結(jié)構(gòu)的器件（FPGA）

按編程工藝分為

1.熔絲和反熔絲編程器件。如：Actel的FPGA器件。

2.SRAM器件。如：Xilinx的FPGA器件。

3.UEPROM器件，即紫外線擦除/電編程器件。如大多數(shù)的EPLD器件。

4.EEPROM器件。如：GAL、CPLD器件。乘積項8.3.1PLD的電路表示法連接方式基本門表示法&ABCDPLD的電路表示法（續(xù)）或項或門例:01ABL1---全積項L2---懸浮1L3---硬線連接×PLD的電路表示法（續(xù)）基本的PLD結(jié)構(gòu)可編程與陣列固定或陣列PAL的結(jié)構(gòu)8.3.2可編程陣列邏輯器件(PAL)簡介輸入端輸入/輸出端輸出三態(tài)門輸入緩沖器可編程與陣列PAL是70年代末由MMI公司最先推出的一種可編程邏輯器件，它采用雙極型工藝制作，熔絲式編程方式。2.PAL的幾種輸出電路結(jié)構(gòu)和反饋形式①專用輸出結(jié)構(gòu)：只包含一個可編程的與邏輯陣列和一個固定的或邏輯陣列。②可編程輸入/輸出結(jié)構(gòu)：輸出三態(tài)緩沖器的控制端由與陣列的一個乘積項給出。③寄存器輸出結(jié)構(gòu)：可存儲或邏輯陣列的輸出狀態(tài)，可構(gòu)成時序邏輯電路。④異或輸出結(jié)構(gòu)：可實現(xiàn)保持和取反操作。⑤運算選通反饋結(jié)構(gòu)。AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn①專用輸出結(jié)構(gòu)：全加器輸出端不能當輸入端用PAL10H8,14H4,10L8,14L4,16C1

②可編程輸入/輸出結(jié)構(gòu)：×××I1I2當I1=I2=1時，19腳為輸出端；18腳可作輸入端用。PAL16L8,20L10③寄存器輸出結(jié)構(gòu)：Q1Q2D1Q1Q1D2Q2Q2CPOCD1Q1Q1I1I2××××××××Q1D1=I1D2=Q1移位寄存器PAL16R4,16R6,16R8④異或輸出結(jié)構(gòu)：D1Q1Q1D2Q2Q2CPOCD1Q1Q1I1I2Q1Q2××××××××××當I1=0時，D1=Q1—保持當I1=1時，D1=Q1—取反Q1Q1PAL20X4,20X8,20X10BDQQCPOCA⑤運算選通反饋結(jié)構(gòu)：A××××××××××××××××××××××××1A+BA+BABABA+BA+BAAB0ABAA+BA+BA+BA+BPAL16X4,PAL16A43.PAL器件產(chǎn)品型號說明(1)生產(chǎn)廠家對PAL器件的命名，前面一般還有廠家的標志；(2)代表制造工藝：空白代表TTL，C代表CMOS;(3)代表PAL器件的最大陣列輸入數(shù)；(4)代表輸出電路類型（見另頁）。(5)代表最大的組合輸出端數(shù)目或最大的寄存器數(shù)目。(6)表示器件功耗級別、速度等級，封裝形式等信息。4.PAL應(yīng)用舉例

用PAL器件設(shè)計一個數(shù)值判別電路。要求判別四位二進制數(shù)ABCD之大小屬于0-5，6-10，11-15三個區(qū)間的哪一個區(qū)間內(nèi)。解：設(shè)Y0=1表示ABCD的數(shù)值在0-5之間；設(shè)Y1=1表示ABCD的數(shù)值在6-10之間；設(shè)Y2=1表示ABCD的數(shù)值在11-15之間；則可列真值表如下：輸入輸出ABCDY0Y1Y200001000001100001010000111000100100010110001100100111010輸入輸出ABCDY0Y1Y210000101001010101001010110011100001110100111100011111001寫出表達式：卡諾圖化簡：

這是一組具有四輸入變量，三輸出端的組合邏輯函數(shù)。用PAL器件實現(xiàn)，應(yīng)選四個以上輸入端，三個以上輸出端的器件，且至少有一個輸出含有三個以上的乘積項。所以可選擇PAL14H4。然后按表達式進行編程即可。Y0Y1Y2111111111111111Y0=AC+ABY2=AB+ACDY1=ABC+ABC+ABD8.3.3可編程通用陣列邏輯器件(GAL)

PAL由于采用的是雙極型熔絲工藝，一旦編程后不能修改，同時輸出結(jié)構(gòu)類型太多，給設(shè)計和使用帶來不便。

1984年LATTICE公司首先推出了另一種新型的可編程邏輯器件---通用陣列邏輯（GAL）。它是一種可以多次編程的器件，采用電可擦除的E2CMOS工藝制成，并且在輸出端設(shè)置了可編程的輸出邏輯宏單元（OutputLogicMacroCell,簡稱OLMC）。通過編程可將OLMC設(shè)置成不同的工作狀態(tài)，于是，一片GAL便可實現(xiàn)PAL所有輸出電路的工作模式，從而增強了器件的通用性。而且GAL工作速度快，功耗小，是產(chǎn)品開發(fā)研制的理想器件。

常用的GAL有兩種：GAL16V8（20腳雙列直插）和GAL20V8（24腳雙列直插），以GAL16V8為例。1、GAL的基本結(jié)構(gòu)：GAL的電路結(jié)構(gòu)與PAL類似，由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成，只不過GAL的輸出電路采用了可編程的OLMC，利用軟硬件開發(fā)工具，對芯片編程寫入后，可方便地實現(xiàn)組合、時序邏輯電路，且芯片設(shè)有加密位，為技術(shù)保密提供了方便。GAL16V8的電路結(jié)構(gòu)圖如下：可編程的與陣列8個輸入緩沖器2-98個反饋/輸入緩沖器8個三態(tài)輸出緩沖器12-198個輸出邏輯宏單元OLMC

CLK輸入緩沖器輸出使能緩沖器陣列中共有可編程單元2048個編程單元的地址分配和功能劃分在GAL中，除與邏輯陣列外，還有另外一些編程單元。移位寄存器CPSDISDO與邏輯陣列與邏輯陣列電子標簽電子標簽保留地址空間結(jié)構(gòu)控制字加密單元保留整體擦除33→596061626303132第0—31列：與邏輯陣列的編程單元，可得0—63共64個乘積項。第32列：電子標簽。供用戶記載各種信息，如器件型號、電路名稱、編程日期、次數(shù)等。第33--59列：制造廠家保留的地址空間。用戶記不能使用。第60列：結(jié)構(gòu)控制字，其長度為82位。用于OLMC工作模式的設(shè)定和64個乘積項禁止的設(shè)定。第61列：加密單元，只占一位。該位一旦被編程，則無法對與邏輯陣列編程。只有在與邏輯陣列被整體擦除時，才能將加密單元同時擦除。第63列：整體擦除。對該單元尋址并執(zhí)行整體擦除命令時，所有編程單元被擦除。器件返回原始狀態(tài)。2、輸出邏輯宏單元（OLMC）結(jié)構(gòu)1個或門1個異或門1個D觸發(fā)器功能：將與陣列的乘積項進行邏輯或，然后送到異或門A與極性控制信號XOR(n)異或。當XOR（n）=1時，異或門對A反；XOR（n）=0時，異或門輸出為A。如XOR（16）=1，表示第16號引腳輸出信號的極性是高有效。存儲異或門的輸出信息。只要有一個OLMC設(shè)置成寄存器輸出組態(tài)，則1號腳就是CP時鐘信號。2、輸出邏輯宏單元（OLMC）結(jié)構(gòu)4個多路開關(guān)結(jié)構(gòu)控制字結(jié)構(gòu)控制字產(chǎn)生對多路開關(guān)的地址控制信號2、輸出邏輯宏單元（OLMC）結(jié)構(gòu)乘積項選擇器(2選1)輸出選擇器(2選1)三態(tài)選擇器(4選1)反饋選擇器(4選1)3、結(jié)構(gòu)控制字

GAL器件的各種功能配置是由結(jié)構(gòu)控制字來控制的。用戶可通過編程軟件自動設(shè)置4個結(jié)構(gòu)控制字，就可使OLMC定義成如下表所示的五種不同的功能組合。功能SYNAC0AC1(n)XOR(n)輸出極性備注專用輸入101——1，11腳為數(shù)據(jù)輸入端，輸出三態(tài)門不通

專用組合輸出10001低有效高有效1，11腳為數(shù)據(jù)輸入端，組合輸出，三態(tài)門選通

反饋組合輸出11101低有效高有效同上，三態(tài)門由第一乘積項選通，反饋取自I/O口時序電路中的組合輸出01101低有效高有效1為CP，11為OE，該宏單元為組合輸出，但至少有一個宏單元為寄存器輸出寄存器輸出01001低有效高有效1為CP，11為OE從表中可以看出，只要給器件寫入不同的結(jié)構(gòu)控制字，就能夠得到不同類型的輸出結(jié)構(gòu)。這些結(jié)構(gòu)完全可以取代PAL器件的所有輸出結(jié)構(gòu)形式。4、PLD的編程

一般采用ABEL、CUPL、GALLABFM或FM（Fast-Map）等。ABEL、CUPL為高級開發(fā)軟件，具有自動化簡功能，在輸入文件中可采用邏輯表達式、真值表和狀態(tài)轉(zhuǎn)換圖三種邏輯描述方法，是編譯型的通用軟件，具有源文件格式簡單、易學等特點。5、GAL器件產(chǎn)品型號說明：endGAL16V8

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?功耗1/4功耗-15=15ns-35=35ns塑料雙列直插D=陶瓷雙列直插M=軍用(-55-+125)0-+75-40-+858.4.1CPLD的結(jié)構(gòu)8.4.2CPLD的編程8.4復(fù)雜的可編程邏輯器件(CPLD)與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、乘積項和更多的宏單元；8.4復(fù)雜的可編程邏輯器件(CPLD)每個塊之間可以使用可編程內(nèi)部連線(或者稱為可編程的開關(guān)矩陣)實現(xiàn)相互連接。CPLD器件內(nèi)部含有多個邏輯單元塊，每個邏輯單元塊都相當于一個GAL器件;8.4.1CPLD的結(jié)構(gòu)邏輯塊內(nèi)部的可編程連線區(qū)I/O單元乘積項陣列乘積項分配宏單元MacrocellPI通用的CPLD器件邏輯塊的結(jié)構(gòu)8.4.1CPLD的結(jié)構(gòu)ispLSI1016的結(jié)構(gòu)框圖8.4.1CPLD的結(jié)構(gòu)

1、通用邏輯塊（GLB）的結(jié)構(gòu)

8.4.1CPLD的結(jié)構(gòu)18個輸入，可產(chǎn)生20個乘積項線或相同的乘積項可以被多個輸出宏單元使用---乘積項共享

通用邏輯塊（GLB）的配置舉例

8.4.1CP