大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件

大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件第1頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月2.1大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的基本分類1.按生產(chǎn)公司：

1)Xilinx公司2)Altera公司3)Actel公司4)Lattice公司2.按元胞結(jié)構(gòu)：

1)細(xì)粒度2)中粒度3)粗粒度3.按功能特性：

1)全數(shù)字可編程邏輯器件

2)系統(tǒng)即可編程邏輯器件

3)模擬/混合信號(hào)可編程邏輯器件4.按編程原理：

1)SRAMFPGA2)EPROM/E2PROM/FLASHCPLD3)反熔絲FPGA

第2頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月2.2基于SRAM編程的現(xiàn)場(chǎng)可編程邏輯器件

2.2.1SRAMFPGA的基本結(jié)構(gòu)與工作原理

1.基本的SRAMFPGA編程原理即通過(guò)芯片內(nèi)陣列分布的SRAM的不同的加電配置，來(lái)決定各部分的邏輯定義。優(yōu)點(diǎn)：①可以重復(fù)編程；②芯片價(jià)格低；③不需要專門(mén)的編程器。缺點(diǎn)：①斷電，SRAM的數(shù)據(jù)就會(huì)丟失，故需要外附一個(gè)PROM或EPROM，增加使用成本和體積。②采用大量的傳輸門(mén)開(kāi)關(guān)，影響了芯片信號(hào)傳遞速度，限制了系統(tǒng)的使用頻率。第3頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

圖2-3FPGA結(jié)構(gòu)原理圖

2.基本的SRAMFPGA的整體結(jié)構(gòu)主要3部分：可配置邏輯塊CLB(ConfigurableLogicBlock)、可編程輸入／輸出模塊IOB(Input/OutputBlock)、可編程內(nèi)部連線PI(ProgrammableInterconnect)。第4頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-4簡(jiǎn)化的FPGACLB結(jié)構(gòu)

a.CLB的結(jié)構(gòu)與原理包括3個(gè)查找表（LUT），兩個(gè)觸發(fā)器，兩組信號(hào)多路選擇器。

第5頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-7基本FPGAIOB的簡(jiǎn)化功能框圖

b.IOB的結(jié)構(gòu)與原理用戶可配置的輸入輸出塊（IOB）為芯片外部封裝引腳和內(nèi)部邏輯連接提供接口。每個(gè)IOB控制一個(gè)封裝引腳，可配置成輸入口、輸出口或是雙向信號(hào)口。圖2-7是一個(gè)Spartan-XL系列FPGAIOB的簡(jiǎn)化功能圖。第6頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-9基本的FPGACLB布線通道

c.PI的結(jié)構(gòu)原理

FPGA的布線通道主要包括CLB布線通道、IOB布線通道、全局網(wǎng)絡(luò)和緩沖器。

第7頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月可編程開(kāi)關(guān)矩陣（PSM）的開(kāi)關(guān)由晶體管完成，每個(gè)水平連線和垂直連線的交匯處有6個(gè)晶體管，用于實(shí)現(xiàn)信號(hào)的連接。第8頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

(2)IOB布線通道IOB布線通道形成一個(gè)環(huán)，圍繞在CLB陣列的四周，用于連接I/O口與CLB。Spartan系列FPGA還有附加的繞IOB的布線通道，稱為Versa環(huán)。其中包括8條雙長(zhǎng)線和4條長(zhǎng)線。(3)全局網(wǎng)絡(luò)和緩沖器該系列FPGA中有精細(xì)的全局網(wǎng)絡(luò)。這些網(wǎng)絡(luò)用于對(duì)時(shí)鐘信號(hào)和其他高扇出的控制信號(hào)進(jìn)行布線，使信號(hào)失真最小。緩沖器使信號(hào)延遲最短，偏移最小，增強(qiáng)布線的靈活性。第9頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2.2.2典型的SRAMFPGA產(chǎn)品

1.XilinxSpartan-Ⅱ系列FPGA1）概述

Spartan-Ⅱ系列FPGA是Xilinx公司生產(chǎn)的代替ASIC的第二代產(chǎn)品。該系列FPGA有多達(dá)5292個(gè)邏輯元胞及20×105個(gè)系統(tǒng)門(mén)，采用基于VirtexTM結(jié)構(gòu)的流水線新結(jié)構(gòu)，片內(nèi)含有嵌入式RAM，并采用先進(jìn)的0.22/0.18μm半導(dǎo)體工藝，6層板結(jié)構(gòu)，可實(shí)現(xiàn)不限量的可重復(fù)編程。

Spartan-Ⅱ系列FPGA具有系統(tǒng)級(jí)特性。該系列FPGA芯片采用低壓布線結(jié)構(gòu);片內(nèi)含有豐富的寄存器/鎖存器、時(shí)鐘使能信號(hào)、同步、異步置位/復(fù)位信號(hào);為增強(qiáng)時(shí)鐘控制，提供了4個(gè)主要的全局低偏移時(shí)鐘分配網(wǎng)絡(luò)，以及24個(gè)次全局網(wǎng)絡(luò)；有兩種類型的片上隨機(jī)存取內(nèi)存（SelectRAMTM）：塊狀RAM和分布式RAM。為滿足高速運(yùn)算設(shè)計(jì)的進(jìn)位邏輯提供精確的乘法器，以適應(yīng)各種PCI的應(yīng)用。

第10頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2）結(jié)構(gòu)原理（1）總體結(jié)構(gòu)描述

Spartan-Ⅱ系列FPGA的基本結(jié)構(gòu)主要包括5個(gè)可配置部分：①可配置邏輯塊（CLB），用于實(shí)現(xiàn)大部分邏輯功能；②可編程的輸入輸出塊（IOB），提供封裝引腳與內(nèi)部邏輯之間的連接接口；③豐富的多層互連結(jié)構(gòu)；④片上隨機(jī)存取內(nèi)存；⑤DLL時(shí)鐘控制塊。第11頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-10Spartan-Ⅱ系列FPGA的基本結(jié)構(gòu)原理框圖第12頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-11Spartan-Ⅱ系列FPGACLB一個(gè)單元的原理框圖

（2）可配置邏輯塊（CLB）

構(gòu)成CLB的基本結(jié)構(gòu)是邏輯元胞（LC）。一個(gè)LC包括一個(gè)4輸入的函數(shù)發(fā)生器、進(jìn)位邏輯和一個(gè)存儲(chǔ)部分。第13頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-12Spartan-Ⅱ系列FPGA的IOB結(jié)構(gòu)（3）可編程輸入/輸出塊（IOB）第14頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-13Spartan-Ⅱ系列FPGA的I/O組第15頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月（4）布線通道

Spartan-Ⅱ系列FPGA的布線通道主要包括可編程的布線矩陣、局域布線、精細(xì)布線、全局布線以及時(shí)鐘布線網(wǎng)絡(luò)和I/O布線等豐富的布線資源。①可編程的布線矩陣這是一條最長(zhǎng)的延遲線，它給出了設(shè)計(jì)最壞情況下的速度門(mén)限。②局域布線圖2-14給出了Spartan-Ⅱ系列FPGA的局域布線框圖。其中給出了3種連接方式：

·LUT、觸發(fā)器和GRM之間的連接線；

·內(nèi)部的CLB回讀路徑，提供了在同一個(gè)CLB內(nèi)與LUT的高速連接；

·直接路徑，為水平相鄰的CLB之間提供了高速連接。第16頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-14Spartan-Ⅱ系列FPGA的局域布線框圖第17頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-15與精細(xì)水平總線連接的BUFT③精細(xì)布線一些信號(hào)需要精細(xì)的布線資源以增強(qiáng)其性能。在Spartan-Ⅱ系列FPGA的結(jié)構(gòu)中，精細(xì)布線資源為一些兩種信號(hào)提供布線：水平布線資源為片上三態(tài)總線提供布線。在每一行的CLB，有4條可分離的總線，因此，在一行中有多條總線（見(jiàn)圖2-15）;

每個(gè)CLB中有兩個(gè)精細(xì)布線網(wǎng)格，它們將進(jìn)位信號(hào)與相鄰的CLB垂直相連。第18頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-16全局時(shí)鐘分布網(wǎng)絡(luò)④全局布線資源和時(shí)鐘分布網(wǎng)絡(luò)全局布線資源主要用于時(shí)鐘信號(hào)和其他有大扇區(qū)的信號(hào)布線。第19頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

3）Spartan-Ⅱ系列FPGA的先進(jìn)結(jié)構(gòu)（1）塊狀RAM塊狀RAM是一個(gè)完全同步的有4096bit的雙端RAM，其中每一端都有獨(dú)立的控制信號(hào)，可獨(dú)立配置兩個(gè)端口的數(shù)據(jù)寬度，如圖所示。第20頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月（2）延遲鎖相環(huán)（DLL）

與Spartan（5.0V）系列相比，Spartan-Ⅱ系列FPGA增加了延遲鎖相環(huán)電路。因?yàn)檩斎氲臅r(shí)鐘信號(hào)通過(guò)邏輯門(mén)電路或傳輸線時(shí)，造成時(shí)鐘信號(hào)延遲，引起時(shí)序上的混亂，采用DLL電路以保證輸入的時(shí)鐘信號(hào)與芯片內(nèi)部時(shí)鐘信號(hào)上升沿或下降沿同步，有效地消除了時(shí)鐘分配時(shí)的延遲。。DLL可使時(shí)鐘信號(hào)按倍頻，或使時(shí)鐘信號(hào)按1.5、2、2.5、3、4、5、8、16分頻輸出。一般采用鎖相環(huán)PLL,或延遲鎖相環(huán)DLL電路。第21頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月PLL電路的原理結(jié)構(gòu)圖

DLL電路的原理結(jié)構(gòu)圖

第22頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月Spartan-Ⅱ系列FPGA的DLL電路采用了一些數(shù)字電路的延遲元件作為可調(diào)整的延遲線電路第23頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月DLL電路與芯片內(nèi)部的連接第24頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2.2.3基本的SRAMFPGA的編程原理在現(xiàn)場(chǎng)可編程集成電路的應(yīng)用設(shè)計(jì)中，針對(duì)具體目標(biāo)器件，需要不同的編程方式來(lái)實(shí)現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載。對(duì)于SRAMFPGA，通常使用在系統(tǒng)可重配置技術(shù)ISR(InSystemReconfiguration)編程技術(shù)。具備ISR功能的器件可直接在目標(biāo)系統(tǒng)中或印制電路板上通過(guò)數(shù)據(jù)下載電纜配置和重新配置，無(wú)需專門(mén)的編程器。因?yàn)镮SR器件是基于SRAM編程技術(shù)，故系統(tǒng)掉電后，芯片的編程信息會(huì)丟失。具有ISR功能的FPGA器件采用了SRAM制造工藝，由SRAM存儲(chǔ)配置數(shù)據(jù)，亦稱作SRAM現(xiàn)場(chǎng)可編程門(mén)陣列。這一特征使得相應(yīng)FPGA器件在掉電時(shí)(或工作電壓低于額定值時(shí))將丟失所存儲(chǔ)的信息。采用這類FPGA的數(shù)字系統(tǒng)在每次接通電源后，必須首先對(duì)該器件的SRAM加載數(shù)據(jù)，即重新裝入器件功能配置數(shù)據(jù)。FPGA芯片所具有的邏輯功能將隨著置入的配置數(shù)據(jù)的不同而不同。配置器件的過(guò)程與ISP相似，也是在用戶的目標(biāo)系統(tǒng)或印制電路板上進(jìn)行的，故稱在系統(tǒng)可重配置(或重構(gòu))技術(shù)。第25頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月表2-6配置模式表配置模式：指FPGA用來(lái)完成設(shè)計(jì)時(shí)的邏輯配置和外部連接方式。邏輯配置：指經(jīng)過(guò)用戶設(shè)計(jì)輸入并經(jīng)過(guò)開(kāi)發(fā)系統(tǒng)編譯后產(chǎn)生的配置數(shù)據(jù)文件，將其裝入FPGA芯片內(nèi)部的可配置存儲(chǔ)器的過(guò)程，簡(jiǎn)稱為FPGA的下載。第26頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-33主動(dòng)和從動(dòng)的串行模式電路圖

1.主動(dòng)和從動(dòng)的串行模式第27頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-34從動(dòng)并行模式電路圖

2.從動(dòng)并行模式第28頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

3.邊界掃描模式在采用邊界掃描模式來(lái)對(duì)FPGA器件配置或回讀配置數(shù)據(jù)時(shí)，不需要使用非專用腳，僅需通過(guò)器件固有的基于IEEE1149.1的測(cè)試端TAP即可進(jìn)行。通過(guò)TAP進(jìn)行數(shù)據(jù)配置時(shí)，需要采用專門(mén)的CFG-IN指令，這個(gè)指令可把到達(dá)TDI的輸入數(shù)據(jù)轉(zhuǎn)換成內(nèi)部配置總線的數(shù)據(jù)包。

(1)載入CFG-IN指令進(jìn)入邊界掃描指令寄存器(IR)，并進(jìn)入移位數(shù)據(jù)寄存器(SDR)；

(2)將標(biāo)準(zhǔn)配置數(shù)據(jù)串移至TDI端，并回到測(cè)試運(yùn)行閑置(RTI)狀態(tài)；

(3)載入RSTART指令進(jìn)入IR，并進(jìn)入SDR狀態(tài)；

(4)啟動(dòng)時(shí)鐘序列TCK(該序列長(zhǎng)度是可編程的)后再回到測(cè)試運(yùn)行閑置(RIT)狀態(tài)。第29頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月2.3基于EPROM/E2PROM/FlashMemory的現(xiàn)場(chǎng)可編程邏輯器件與SRAMFPGA相比，EPROM/E2PROM/FlashMemoryCPLD的主要特征是：基于寬位的乘積項(xiàng)（ProductTerm）陣列輸入結(jié)構(gòu)，基于非揮發(fā)的EPROM/E2PROM/FlashMemory開(kāi)關(guān)編程原理，功能復(fù)雜的可編程邏輯塊，集中布線的布線池等。采用這種結(jié)構(gòu)的PLD芯片有：Altera的MAX7000、MAX3000系列（E2PROM工藝）,Xilinx的XC9500系列（Flash工藝）和Lattice、Cypress的大部分產(chǎn)品（E2PROM工藝）。第30頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2.3.1EPROM/E2PROM/FlashMemoryCPLD的基本結(jié)構(gòu)和工作原理

1.基于寬位輸入的乘積項(xiàng)（ProductTerm）的PLD原型結(jié)構(gòu)（以MAX7000為例，其他型號(hào)的結(jié)構(gòu)與此都非常相似）

這種PLD可分為三塊結(jié)構(gòu)：以宏單元（Marocell）陣列組合的邏輯陣列模塊（LAB），可編程連線（PIA）和I/O控制塊。

宏單元是PLD的最基本元胞，由它來(lái)實(shí)現(xiàn)基本的邏輯功能。第31頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-35基于寬位輸入的乘積項(xiàng)的PLD內(nèi)部結(jié)構(gòu)第32頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-36宏單元結(jié)構(gòu)2.基本元胞——宏單元第33頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

3.擴(kuò)展乘積項(xiàng)（ExpenderProductTerms）盡管大多邏輯函數(shù)能夠用每個(gè)宏單元中的5個(gè)乘積項(xiàng)實(shí)現(xiàn)，但某些邏輯函數(shù)比較復(fù)雜，要實(shí)現(xiàn)它們，需要附加乘積項(xiàng)。利用擴(kuò)展項(xiàng)可保證在實(shí)現(xiàn)邏輯綜合時(shí)，用盡可能少的邏輯資源，得到盡可能快的工作速度。1）共享擴(kuò)展項(xiàng)每個(gè)LAB有16個(gè)共享擴(kuò)展項(xiàng)。共享擴(kuò)展項(xiàng)就是由每個(gè)宏單元提供一個(gè)未使用的乘積項(xiàng)，并將它們反相后反饋到邏輯陣列，便于集中使用。每個(gè)共享擴(kuò)展乘積項(xiàng)可被LAB內(nèi)任何(或全部)宏單元使用和共享，以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)。采用共享擴(kuò)展項(xiàng)后會(huì)增加一個(gè)短的延時(shí)。2）并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)是一些宏單元中沒(méi)有使用的乘積項(xiàng)，并且這些乘積項(xiàng)可分配到鄰近的宏單元去實(shí)現(xiàn)快速?gòu)?fù)雜的邏輯函數(shù)。并聯(lián)擴(kuò)展項(xiàng)允許多達(dá)20個(gè)乘積項(xiàng)直接饋送到宏單元的或邏輯，其中5個(gè)乘積項(xiàng)是由宏單元本身提供的，15個(gè)并聯(lián)擴(kuò)展項(xiàng)是由LAB中鄰近宏單元提供的。第34頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-37簡(jiǎn)單電路舉例4.基于寬位乘積項(xiàng)輸入結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理

下面以一個(gè)簡(jiǎn)單的電路為例,具體說(shuō)明PLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的。

第35頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-38PLD實(shí)現(xiàn)組合邏輯f

假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)·C·D=A·C·D+B·C·D=f1+f2第36頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2.3.2典型的EPROM/E2PROM/FlashMemoryCPLD產(chǎn)品

1.XilinxXC9500系列CPLD1）概述

XC9500系列CPLD采用了ISP技術(shù)。采用ISP技術(shù)之后，器件編程不再需要硬件器件，只需一根下載電纜和器件的編程接口相連下載軟件即可實(shí)現(xiàn)?？商峁?0000次以上編程/擦除周期。該系列CPLD的宏單元數(shù)從36個(gè)到288個(gè)；器件封裝的引腳數(shù)從44個(gè)到352個(gè)。

XC9500系列CPLD共分為5.0V、3.3V和2.5V三種系列。

2）XC9500XL系列CPLD的結(jié)構(gòu)原理每一個(gè)XC9500XL系列CPLD由多個(gè)功能塊（FB）和I/O塊（IOB）組成，可用開(kāi)關(guān)矩陣FastCONNECTⅡ完全互連。第37頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-42XC9500XL結(jié)構(gòu)框圖第38頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-43XC9500XL功能塊結(jié)構(gòu)框圖

（1）功能塊（FB）每個(gè)功能塊均由18個(gè)獨(dú)立的宏單元構(gòu)成。第39頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-44XC9500XL功能塊中的宏單元的結(jié)構(gòu)框圖

（2）宏單元第40頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-45宏單元的時(shí)鐘和置位/復(fù)位第41頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-46乘積項(xiàng)分配器邏輯框圖

（3）乘積項(xiàng)分配器(PTA)第42頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-47宏單元邏輯使用直接乘積項(xiàng)原理框圖第43頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-48具有15個(gè)乘積項(xiàng)的乘積項(xiàng)應(yīng)用框圖

第44頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-49

跨幾個(gè)宏單元的乘積項(xiàng)分配原理框圖

第45頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-50開(kāi)關(guān)矩陣FastCONNECTⅡ的結(jié)構(gòu)框圖

（4）開(kāi)關(guān)矩陣FastCONNECTⅡ第46頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-51I/O塊和輸出使能結(jié)構(gòu)框圖

（5）I/O塊第47頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2.AlteraMAX7000系列CPLD1）概述

MAX7000系列器件是高性能、高密度的CMOSCPLD，在制造工藝上，采用了先進(jìn)的CMOSE2PROM技術(shù)。

2）AlteraMAX7000系列器件的結(jié)構(gòu)原理從結(jié)構(gòu)上看，MAX7000器件包括下面幾個(gè)部分：（1）邏輯陣列塊LAB(LogicArrayBlocks)；（2）宏單元(Macrocells)；（3）擴(kuò)展乘積項(xiàng)(共享和并聯(lián))(ExpanderProductTerms)；（4）可編程連線陣列PIA(ProgrammableInterconnectArray)；（5）I/O控制塊(I/OControlBlocks)。第48頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月（1）邏輯陣列塊(LAB)MAX7000的結(jié)構(gòu)主要是由邏輯陣列塊(LAB)以及它們之間的連線構(gòu)成的，如圖2-35所示。每個(gè)LAB由16個(gè)宏單元組成，多個(gè)LAB通過(guò)可編程連線陣列PIA和全局總線連接在一起。（2）宏單元(MC)

每個(gè)宏單元由3個(gè)功能塊組成：邏輯陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器。宏單元的結(jié)構(gòu)如圖2-36所示。圖2-36中的邏輯陣列實(shí)現(xiàn)組合邏輯功能，它可給每個(gè)宏單元提供5個(gè)乘積項(xiàng)。乘積項(xiàng)選擇矩陣用于分配這些乘積項(xiàng)作為到或門(mén)和異或門(mén)的主要邏輯輸入，以實(shí)現(xiàn)組合邏輯函數(shù)。矩陣中的每個(gè)宏單元的一個(gè)乘積項(xiàng)可以反相后回送到邏輯陣列，這個(gè)可共享的乘積項(xiàng)能夠連到同一個(gè)LAB中任何其他乘積項(xiàng)上。每個(gè)宏單元的觸發(fā)器可以單獨(dú)地編程為具有可編程時(shí)鐘控制的D、T、JK或SR觸發(fā)器。如果需要，也可將觸發(fā)器旁路，以實(shí)現(xiàn)純組合邏輯的輸出。在設(shè)計(jì)輸入時(shí)，用戶可以規(guī)定所希望的觸發(fā)器類型。第49頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-53MAX7000S器件的PIA結(jié)構(gòu)（3）可編程連線陣列可編程連線陣列(PIA)是將各LAB相互連接構(gòu)成所需邏輯的布線通道。PIA能夠把器件中任何信號(hào)源連到其目的地。所有MAX7000的專用輸入、I/O引腳和宏單元輸出均饋送到PIA，PIA可把這些信號(hào)送到器件內(nèi)的各個(gè)地方。MAX7000的PIA則有固定的延時(shí)。因此，PIA消除了信號(hào)之間的時(shí)間偏移，使得時(shí)間性能容易預(yù)測(cè)。第50頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2–54為I/O控制塊的結(jié)構(gòu)圖（4）I/O控制塊

I/O控制塊允許每個(gè)I/O引腳單獨(dú)地配置為輸入、輸出和雙向工作方式。所有I/O引腳都有一個(gè)三態(tài)緩沖器，它可以由全局輸出使能信號(hào)中的一個(gè)信號(hào)來(lái)控制，也可以把使能端直接連到地(GND)或電源(VCC)上。當(dāng)三態(tài)緩沖器的控制端接地(GND)時(shí)，輸出為高阻態(tài)，此時(shí)I/O引腳可作為專用輸入引腳使用。當(dāng)三態(tài)緩沖器的控制端接高電平(VCC)時(shí)，輸出使能(即有效)。第51頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月（5）其他功能和特性MAX7000的其他功能和特性包括：①可編程速度／功率控制②器件輸出特性設(shè)置③設(shè)計(jì)加密④在系統(tǒng)編程(ISP)第52頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2.3.3基本的E2PROM/FlashMemory的編程原理在現(xiàn)場(chǎng)可編程集成電路的應(yīng)用設(shè)計(jì)中，針對(duì)具體目標(biāo)器件，需要不同的編程方式來(lái)實(shí)現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載。對(duì)于E2PROM/FlashFPGA，目前常用ISP（InSystemProgrammability）編程技術(shù)。具有ISP功能的器件在下載時(shí)無(wú)需專門(mén)的編程器，可直接在已制成的系統(tǒng)(稱為目標(biāo)系統(tǒng))中或印制板上對(duì)芯片進(jìn)行編程數(shù)據(jù)下載。ISP技術(shù)為系統(tǒng)設(shè)計(jì)和制造帶了很大的靈活性。目前大多數(shù)CPLD芯片均采用ISP編程技術(shù)。第53頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2–76JTAG下載電纜第54頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-77利用下載電纜編程第55頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月2.4基于反熔絲結(jié)構(gòu)的現(xiàn)場(chǎng)可編程邏輯器件反熔絲單元結(jié)構(gòu)簡(jiǎn)單，占用芯片面積小，采用這種編程方式的FPGA的工作頻率和采用SRAM編程技術(shù)的FPGA相當(dāng)。其主要特點(diǎn)是功耗低、布線通路豐富、邏輯元胞粒度小；其內(nèi)部有加密位，可防拷貝;抗輻射、抗干擾性能好；且使用時(shí)無(wú)需附加PROM或EPROM。但其主要的弱點(diǎn)是一次性編程，不可修改，故其成本相對(duì)較高。為了彌補(bǔ)這一不足，近年來(lái)，一種新型的集高密度、低功耗、非易失性和可重新編程于一身的可編程門(mén)陣列已推向市場(chǎng)。第56頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月

2.4.1反熔絲FPGA的基本結(jié)構(gòu)與工作原理

1.基本的反熔絲FPGA的編程原理

ActelFPGA從其物理結(jié)構(gòu)而言與門(mén)陣列類同；只是其芯片上已布好豐富的布線資源，線與線之間可以通過(guò)融通單元的接點(diǎn)實(shí)現(xiàn)連接，并由設(shè)計(jì)邏輯決定其相互之間的連接關(guān)系；硅片的四周分布著I/O模塊，I/O模塊包圍的部分是排成行狀的邏輯功能塊。邏輯功能塊是矩形陣列，形式如圖2-78所示。行與行之間是水平布線資源。垂直布線資源穿過(guò)邏輯功能塊，且與水平布線資源通過(guò)融通單元接點(diǎn)相連。第57頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-78邏輯功能塊陣列第58頁(yè)，課件共63頁(yè)，創(chuàng)作于2023年2月圖2-79ONO互連技術(shù)

圖2-80MTM互連技術(shù)

反熔絲FPGA結(jié)構(gòu)使用的互連技術(shù)有兩種：ONO（Oxide-Nitride-Oxide）技術(shù)和M2M（Metal-To-Metal）技術(shù)。（1）ONO技術(shù)適用于ACT、ACT2、ACT3、1200XL、3200DX、40MX、42MX等系列，其基本結(jié)構(gòu)如圖2-79所示。

(2）MTM技術(shù)適用于Axcelerator、SX-A、eX、SX系列，其基本結(jié)構(gòu)如圖2