集成電路原理課件

集成電路原理集成電路原理1集成電路概論

集成電路（IntegratedCircuit，IC）芯片（Chip）硅片（Wafer）集成電路類型：功能：數(shù)字集成電路、模擬集成電路結(jié)構(gòu)：單極集成電路、雙極集成電路集成度：SSI,MSI,LSI,VLSI,ULSI,GSI集成電路概論

集成電路（IntegratedCircuit2集成電路的發(fā)展

1.材料及器件

1875年半導(dǎo)體硒光電導(dǎo)1906年提出硅無線電檢波1935年硅檢波二極管1947年點(diǎn)接觸、結(jié)型晶體管集成電路的發(fā)展

1.材料及器件31954年臺(tái)面型晶體管1960年平面結(jié)型晶體管1960年MOSFET1954年臺(tái)面型晶體管4存在的主要問題電隔離1959年KurtLehovec提出PN結(jié)隔離RobertNocye提出平面工藝及氧化層上制作互聯(lián)線的方法

奠定了半導(dǎo)體集成電路的技術(shù)基礎(chǔ)存在的主要問題電隔離1959年51960年德州儀器JackKilby鍺集成電路1960年商用集成電路包括：（2個(gè)晶體管、4個(gè)二極管、6個(gè)電阻、4個(gè)電容）

1960年德州儀器JackKilby鍺集成電路61962年第一個(gè)MOSFET集成電路（16個(gè)N溝MOS）1962年TTL系列1972年IIL系列及ECL系列革命性的變化1970年半導(dǎo)體存儲(chǔ)器（1kb）1972年微處理器（i4004,2250個(gè)MOS）

1962年第一個(gè)MOSFET集成電路（16個(gè)N溝MOS）7集成度的提高SSI（<100,<100）,MSI（<1000,<500），LSI（10E5,2000）,VLSI（10E7,>2000）,ULSI（10E9）,GSI（>10E9）摩爾定律：集成度18個(gè)月提高兩倍，特征尺寸減少為由Intel創(chuàng)始人之一GordonMoore1965年提出，起初為：集成電路上可容納的晶體管數(shù)目，約每隔12個(gè)月增加一倍，性能也將提升一倍，1975年摩爾將12個(gè)月更改為18個(gè)月集成度的提高SSI（<100,<100）,MSI（<18集成電路工藝方法1薄膜制備技術(shù)1.1外延薄膜

汽相外延VPE（Vaporphaseepitaxy）：>1000℃還原反應(yīng)：SiCl4+2H2=Si+4HClSiHCl3+H2=Si+3HCl熱分解反應(yīng)：SiHCl3=Si+2H2SiH4=Si+2H2可直接摻雜：n型摻雜磷烷（PH3）或三氯化磷(PCl3)p型摻雜乙硼烷（B2H3）或三氯化硼(BCl3)

集成電路工藝方法1薄膜制備技術(shù)可直接摻雜：n型摻雜磷烷（P9分子束外延MBE：

超高真空10-10-10-11torr反應(yīng)溫度：500-900℃

分子束外延MBE：10金屬有機(jī)化合物化學(xué)氣相淀積(Metal-organicChemicalVaporDeposition)MOCVD：常壓或低壓(10-100Torr)襯底溫度為500-1200℃高純有機(jī)源金屬有機(jī)化合物化學(xué)氣相淀積(Metal-organicCh111.2薄膜淀積化學(xué)氣相淀積（CVD）：常壓化學(xué)氣相淀積（APCVD）低壓化學(xué)氣相淀積（LPCVD（0.1-5torr300-900℃））等離子體增強(qiáng)化學(xué)氣相淀積（PECVD）高密度等離子體化學(xué)氣相淀積（HDPCVD）可淀積薄膜：Si3N4，SiO2，PSG，BSG，BPSG，F(xiàn)SG原料：SiH4正硅酸乙酯TEOS等1.2薄膜淀積化學(xué)氣相淀積（CVD）：可淀積薄膜：12物理氣相淀積PVD蒸發(fā)：

電阻電子束濺射：

直流濺射RF濺射RF磁控濺射

物理氣相淀積PVD131.3氧化

溫度：900-1200℃消耗46%Si

濕法、干法自然氧化，柵氧化，場(chǎng)氧化，保護(hù)氧化，摻雜阻擋氧化氧化，墊，注入屏蔽，金屬層間氧化層（CVD）

1.4摻雜熱擴(kuò)散：950-1280℃PH3POCl3AsH3SbCl5B2H6BF3BBr3離子注入替位式摻雜，填隙式摻雜1.3氧化141.5光刻接觸式（>5μ）接近式（2-4μ），掃描投影式（>1μ1:1），分步重復(fù)式（250-350nm），步進(jìn)掃描式

1.5光刻接觸式（>5μ）1510μ負(fù)性1μ正性150nm：深紫外步進(jìn)掃描90nm：極限紫外65nm：電子束45nm：離子束投影30nm：x射線刻蝕：干法、濕法

10μ負(fù)性1μ正性16半導(dǎo)體元器件的基本結(jié)構(gòu)雙極晶體管有源元件：雙極晶體管無源元件：電阻、電容、電感等半導(dǎo)體元器件的基本結(jié)構(gòu)雙極晶體管有源元件：雙極晶體管17單極晶體管（MOS場(chǎng)效應(yīng)管、結(jié)型場(chǎng)效應(yīng)管等）ENMOS、DNMOS、EPMOS、DPMOS單極晶體管（MOS場(chǎng)效應(yīng)管、結(jié)型場(chǎng)效應(yīng)管等）18集成電路原理ppt課件19CMOSCMOS20BiCMOS

采用同一工藝同時(shí)在芯片上制作雙極晶體管及CMOS器件BiCMOS21一.集成電路的基本制造工藝1.1雙極集成電路的基本制造工藝器件的基本結(jié)構(gòu)一.集成電路的基本制造工藝1.1雙極集成電路的基本制造工22工藝流程工藝流程231．襯底選擇對(duì)于典型的PN結(jié)隔離雙極集成電路來說，襯底一般選用P型硅。為了提高隔離結(jié)的擊穿電壓而又不使外延層在后續(xù)工藝中下推太多，襯底電阻率選ρ=100Ω·cm。為了獲得良好的PN結(jié)面，減少外延層的缺陷，選用(111)晶向。1．襯底選擇24隱埋層雜質(zhì)的選擇原則是：1.雜質(zhì)固溶度大，以使集電極串聯(lián)電阻降低；2.高溫時(shí)在硅中的擴(kuò)散系數(shù)要小，以減小外延時(shí)埋層雜質(zhì)上推到外延層的距離；3.與硅襯底的品格匹配好。以減小應(yīng)力。因此最理想的院埋層雜質(zhì)是砷(As)。設(shè)置隱埋層的目的：減小晶體管集電極的串聯(lián)電阻，減小寄生PNP管的影響2．第一次光刻——N+隱埋層擴(kuò)散孔光刻隱埋層雜質(zhì)的選擇原則是：設(shè)置隱埋層的目的：2．第一次光刻——253．外延層淀積主要設(shè)計(jì)參數(shù)：外延層電阻率和外延層厚度3．外延層淀積主要設(shè)計(jì)參數(shù)：264．第二次光刻——P+隔離擴(kuò)散孔光刻目的：在硅襯底上形成孤立的外延層島，以實(shí)現(xiàn)各元件間的電絕緣。此工藝稱為標(biāo)準(zhǔn)隱埋集電極(standardburiedcollector，SBC)隔離工藝。在集成電路中P型襯底接最負(fù)電位，以使隔離結(jié)處于反偏。4．第二次光刻——P+隔離擴(kuò)散孔光刻目的：275．第三次光刻P型基區(qū)擴(kuò)散孔光刻5．第三次光刻P型基區(qū)擴(kuò)散孔光刻286．第四次光刻——N+發(fā)射區(qū)擴(kuò)散孔光刻6．第四次光刻——N+發(fā)射區(qū)擴(kuò)散孔光刻297．第五次光刻——引線接觸孔光刻7．第五次光刻——引線接觸孔光刻308．第六次光刻——金屬化內(nèi)連線光刻8．第六次光刻——金屬化內(nèi)連線光刻311.2MOS集成電路的基本制造工藝1.2.1N溝硅柵E／DMOS集成電路工藝

器件結(jié)構(gòu)：1.2MOS集成電路的基本制造工藝1.2.1N溝硅柵32工藝流程：(1)長薄氧60nm(2)淀積Si3N4150nm(3)場(chǎng)區(qū)光刻(光1)場(chǎng)區(qū)注入工藝流程：(1)長薄氧60nm(2)淀積Si3N41533(4)場(chǎng)區(qū)氧化去除Si3N4及背面氧化層(5)二次薄氧40nm(4)場(chǎng)區(qū)氧化去除Si3N4及背面氧化層(5)二34(6)D管光刻(光2)D管注入(7)E管光刻(光3)E管注入

去除有源區(qū)薄氧柵氧化85nm(6)D管光刻(光2)D管注入(7)E管光刻(35埋孔光刻(光4)多晶硅淀積磷擴(kuò)散漂PSG(8)多晶硅光刻(光5)源、漏區(qū)注入埋孔光刻(光4)多晶硅淀積磷擴(kuò)36(9)低溫氧化500—550nm(10)引線孔光刻(光5)鋁淀積1-1.2μm(9)低溫氧化500—550nm(10)引線孔光刻(光5)鋁37(11)反刻鋁(光6)合金(11)反刻鋁(光6)合金381.2.2CMOS集成電路工藝示意圖器件結(jié)構(gòu)

雙阱工藝N阱工藝P阱工藝1.2.2CMOS集成電路工藝示意圖器件結(jié)構(gòu)雙阱工藝N391．P阱硅柵CMOS工藝和元件的形成過程(1)光1——阱區(qū)光刻，刻出阱區(qū)注入孔(2)阱區(qū)注入及推進(jìn)，形成阱區(qū)(3)去除SiO2，長薄氧，長Si3N4氧化1．P阱硅柵CMOS工藝和元件的形成過程(1)光1——阱區(qū)光40(6)長場(chǎng)氧，漂去SiO2及Si3N4然后長柵氧。(4)光2一一有源區(qū)光刻，刻出P管、N管的源、漏和柵區(qū)(5)光3—N管場(chǎng)區(qū)光刻，刻出N管場(chǎng)區(qū)注入孔。N管場(chǎng)區(qū)注入，以提高場(chǎng)開啟，減少閂鎖效應(yīng)及改善阱的接觸(6)長場(chǎng)氧，漂去SiO2及Si3N4(4)光2一一有源區(qū)光41(10)光7---N+區(qū)光刻，刻去N+區(qū)上的膠(可用光6的負(fù)版)。N+區(qū)注入，形成NMOS管的源、漏區(qū)及N+保護(hù)環(huán)(7)光4---P管區(qū)光刻(用光1的負(fù)版)。P管區(qū)注入，調(diào)節(jié)PMOS管的開啟電壓，然后長多晶。(8)光5---多晶硅光刻、形成多品硅柵及多晶硅電阻(9)光6---P+區(qū)光刻，刻去P管區(qū)上的膠，P+區(qū)注入，形成PMOS管的源、漏區(qū)及P+保護(hù)環(huán)(10)光7---N+區(qū)光刻，刻去N+區(qū)上的膠(7)光4--42(11)長PSG(12)光8---引線孔光刻。(13)光9---鋁引線光刻。光10---壓焊塊光刻(11)長PSG(12)光8---引線孔光刻。(13)光9-432.N阱硅柵CMOS工藝2）生長場(chǎng)氧化層，生長柵氧化層1）確定N阱區(qū)，低劑量磷注入，在高溫下擴(kuò)散推進(jìn)，形成N阱。氧化2.N阱硅柵CMOS工藝2）生長場(chǎng)氧化層，1）確定N阱443）長多晶硅，刻多晶硅柵4)P+、N+注入，形成源、漏區(qū)5）CVD淀積SiO2，刻接觸孔3）長多晶硅，刻多晶硅柵4)P+、N+注入，形成源、漏區(qū)5455）淀積金屬鋁，反刻，金屬化5）淀積金屬鋁，反刻，金屬化463雙阱硅柵CMOS工藝(1)光1---確定阱區(qū)(2)N阱注入和選擇氧化(3)P阱注入(4)推進(jìn)，形成N阱、P阱(5)場(chǎng)區(qū)氧化(6)光2---確定需要生長柵氧化層的區(qū)域(7)生長柵氧化層(8)光3---確定注B+(調(diào)整P溝器件的開啟電壓)區(qū)域，注B+(9)淀積多晶硅、多晶硅摻雜10)光4---形成多晶硅圖形11)光5---確定P+區(qū)，注硼形成P+區(qū)12)光6---確定N+區(qū)、注磷形成N+區(qū)13)LPCVDD生長二氧化硅層14)光7---刻蝕接觸孔15)淀積鋁16)光8---反刻鋁，形成鋁連線3雙阱硅柵CMOS工藝(1)光1---確定阱區(qū)47集成電路原理ppt課件481.3Bi-CMOS工藝雙極器件：速度高、驅(qū)動(dòng)能力強(qiáng)、模擬精度高CMOS器件：功耗低、集成度高和抗干擾能力強(qiáng)功耗大、集成度低速度低、驅(qū)動(dòng)能力差1.3Bi-CMOS工藝雙極器件：速度高、驅(qū)動(dòng)能力強(qiáng)、模491.3.1以CMOS工藝為基礎(chǔ)的Bi-CMOS工藝1．以P阱CMOS為基礎(chǔ)的Bi-CMOS工藝以P阱作為NPN管的基區(qū)，以N襯底作為NPN管的集電區(qū)，以N+源、漏擴(kuò)散區(qū)作為NPN管的發(fā)射區(qū)擴(kuò)散及集電極的接觸擴(kuò)散。主要優(yōu)點(diǎn)：①工藝簡單；②MOS晶體管的開啟電壓可通過一次離子注入進(jìn)行調(diào)整；③NPN管自隔離。缺點(diǎn)：NPN管的基區(qū)太寬，基極和集電極串聯(lián)電阻太大；NPN管和PMOS管共襯底，限制了NPN管的使用。1.3.1以CMOS工藝為基礎(chǔ)的Bi-CMOS工藝1．以50(1)用N+N外延襯底，以降低NPN管的集電圾串聯(lián)電阻；(2)增加一次掩模進(jìn)行基區(qū)注入、推進(jìn)，以減小基區(qū)寬度和基極串聯(lián)電阻(3)采用多晶硅發(fā)射極以提高速度；(4)在P阱中制作橫向NPN管，提高NPN管的使用范圍。(1)用N+N外延襯底，以降低NPN管的集電圾串聯(lián)電阻；512．以N阱CMOS為基礎(chǔ)的Bi-CMOS工藝缺點(diǎn):NPN管的集電極串聯(lián)電阻太大可采用P+襯底，在N阱下設(shè)置N+埋層，然后進(jìn)行P型外延2．以N阱CMOS為基礎(chǔ)的Bi-CMOS工藝缺點(diǎn):NPN管521.3.2以雙極工藝為基礎(chǔ)的Bi-CMOS工藝1.3.2以雙極工藝為基礎(chǔ)的Bi-CMOS工藝532．以雙極工藝為基礎(chǔ)的雙阱Bi-CMOS工藝特點(diǎn)：采用N+及P+雙埋層雙曲結(jié)構(gòu)，采用薄外延層來實(shí)現(xiàn)雙極器件的高截止頻率和窄隔離寬度。利用CMOS工藝的第二層多晶硅做雙極器件的多晶硅發(fā)射極2．以雙極工藝為基礎(chǔ)的雙阱Bi-CMOS工藝特點(diǎn)：采用N+及54第2章集成電路中的晶體管及其寄生效應(yīng)2．1理想本征集成雙極晶體管的埃伯斯-莫爾(EM)模型實(shí)際集成電路中的雙極晶體管為四層三結(jié)結(jié)構(gòu)IE=IB+IC+IS第2章集成電路中的晶體管及其寄生效應(yīng)2．1理想本征集55在實(shí)際的集成電路中，襯底始終接最負(fù)電位，因此寄生PNP管的集電結(jié)(亦即NPN管的C-S襯底結(jié))總是反偏的，而PNP管的發(fā)射結(jié)(亦即NPN管的集電結(jié))的偏置狀態(tài)可能正偏，也可能反偏。當(dāng)NPN管工作于飽和區(qū)或反向工作區(qū)時(shí)，其BC結(jié)都處于正向偏置，此時(shí)寄生PNP管的發(fā)射結(jié)處于正向偏置，因而PNP管處于正向工作狀態(tài)，于是有電流流過C-S結(jié)，這將嚴(yán)重影響集成電路的正常工作。在實(shí)際的集成電路中，襯底始終接最負(fù)電位，因此寄生PNP管的集56根據(jù)晶體管模型：對(duì)三極管

對(duì)PN結(jié)二極管根據(jù)晶體管模型：對(duì)三極管對(duì)PN結(jié)二57

對(duì)四層三結(jié)集成電路晶體管其中對(duì)四層三結(jié)集成電路晶體管其中58由此可得

即為四層結(jié)構(gòu)晶體管的EM模型的數(shù)學(xué)表達(dá)式，或者叫四層三結(jié)晶體管的非線性直流模型由此可得即為四層結(jié)構(gòu)晶體管的EM模型的數(shù)學(xué)表達(dá)式，592．2集成雙極晶體管的有源寄生效應(yīng)假定隔離結(jié)始終處于反偏，井取晶體管的參數(shù)如下:對(duì)EM模型作如下簡化：2．2集成雙極晶體管的有源寄生效應(yīng)假定隔離結(jié)始終處于反偏602．2．1NPN管工作于正向工作區(qū)和截止區(qū)的情況

NPN管工作于正向工作區(qū)和截止區(qū)時(shí)，NPN管的BC結(jié)壓降Vbc-npn＜0，即PNP管的BE結(jié)壓降VBE-PNP＜0，因此寄生PNP管截止。此時(shí)。寄生PNP管的存在對(duì)NPN管的電流基本上沒有影響，只是增加了IB及Ic中的反向漏電，同時(shí)增加一項(xiàng)襯底漏電流。在模擬集成電路中，NPN管一般工作在正向工作區(qū)，所以寄生PNP管的影響可以忽略。2．2．2NPN管工作于反向工作區(qū)的情況2．2．1NPN管工作于正向工作區(qū)和截止區(qū)的情況NPN61影響：對(duì)IE、IB基本無影響使反向NPN管的(-Ic)減少了αSFIR措施：采用摻金工藝和埋層工藝。使少子壽命下降，基區(qū)渡越時(shí)間增加；減小αSF影響：622．2．3NPN管工作于飽和區(qū)的情況2．2．3NPN管工作于飽和區(qū)的情況63由可得：要提高有用電流的比值，減少寄生PNP管的影響，就要減小αSF和增大⊿V?？刹捎脫浇鸸に嚰奥駥庸に噥頊p小αSF；采用肖持基二極管(SBD)對(duì)BC結(jié)進(jìn)行箔位，使VBC下降。由可得：要提高有用電流的比值，減少寄生PNP管的影響，就要減642．3集成雙極晶體管的無源寄生效應(yīng)2．3集成雙極晶體管的無源寄生效應(yīng)65四層三結(jié)結(jié)構(gòu)NPN管的EM2模型變換：四層三結(jié)結(jié)構(gòu)NPN管的EM2模型變換：66EM2模型EM2模型672．3．1集成NPN晶體管中的寄生電阻1．發(fā)射極串聯(lián)電阻rES主要考慮接觸電阻rE,c為歐姆量級(jí)，在小電流情況下，rES可忽略不計(jì)。2．集電極串聯(lián)電阻rCS2．3．1集成NPN晶體管中的寄生電阻1．發(fā)射極串聯(lián)電阻68可得應(yīng)滿足可得應(yīng)滿足69集成電路原理ppt課件70外延層耗盡層寬度計(jì)算：例：外延層雜質(zhì)濃度NBC=4×1016cm-3，結(jié)深xj=2μm，N0=6×1018cm-3，V=-1V1由NBC/N0=10-2，確定圖表2V/NBC～2.5×10-173確定與xj=2μm曲線的交點(diǎn)4在縱軸上可得總耗盡層寬度xm～0.42μm及結(jié)電容Cj～6×104pF/cm2外延層耗盡層寬度計(jì)算：1由NBC/N0=10-2，確定圖表715V/NBC確定xj/xm=0.48，可得xmc=0.42×（1-0.48）μm=0.22μm5V/NBC確定xj/xm=0.48，可得xmc=0.4272(4)減小rcs的方法

①在工藝設(shè)計(jì)上，可采用加埋層的方法，在滿足工作電壓的要求情況下減小外延層電阻率和厚度，采用深N+集電極接觸擴(kuò)散②在版圖設(shè)計(jì)上，電極順序采用EBC排列(4)減小rcs的方法①在工藝設(shè)計(jì)上，可采用加埋層的方法，733．基區(qū)電阻rB3．基區(qū)電阻rB74因基極電流主要流經(jīng)外基區(qū)的表面，因而體電阻的影響很小，主要是電極金屬與基區(qū)的接觸電阻，可由經(jīng)驗(yàn)公式求得，通?？珊雎圆挥?jì)。①基區(qū)電阻rB1的計(jì)算很困難，誤差很大。②在發(fā)射極電流IE＞1mA時(shí)，發(fā)射極電流會(huì)發(fā)生集邊效應(yīng)，此時(shí)rB1可忽略。因基極電流主要流經(jīng)外基區(qū)的表面，因而體電阻的影響很小，主要是752．3．2集成NPN晶體管中的寄生電容(1)與PN結(jié)有關(guān)的耗盡層勢(shì)壘電容CJ(2)與可動(dòng)載流子在中性區(qū)的存儲(chǔ)電荷有關(guān)的擴(kuò)散電容CD(3)電極引線的延伸電極電容Cpad勞倫斯—沃納曲線：條件：耗盡近似和恒定襯底濃度可較精確計(jì)算反偏集電結(jié)和隔離結(jié)(襯底結(jié))勢(shì)壘電容不能直接用來計(jì)算發(fā)射結(jié)電容和正偏集電結(jié)電容。2．3．2集成NPN晶體管中的寄生電容(1)與PN結(jié)有關(guān)76梅耶電容快速計(jì)算表梅耶電容快速計(jì)算表77

2．?dāng)U散電容CD擴(kuò)散電容反映晶體管內(nèi)可動(dòng)少子存儲(chǔ)電荷與所加偏壓的關(guān)系PN結(jié)反偏，CD可不予考慮，正偏時(shí)需考慮正向工作區(qū)、反向工作區(qū)、飽和區(qū)小信號(hào)時(shí)當(dāng)VBC正偏時(shí)，其集電結(jié)的擴(kuò)散電容CDC較大,這將影響數(shù)字集成電路的速度。為減小CDC影響，應(yīng)減小集電結(jié)正偏時(shí)的可動(dòng)少子儲(chǔ)存電荷。措施：采用低電阻率的薄外延層，減小管芯面積，將晶體管控制在淺飽和(STTL)，或采用集電區(qū)摻金，增加復(fù)合中心以降低少子壽命，或采用防止集電結(jié)正偏的電路結(jié)構(gòu)(ECL)等方法。2．?dāng)U散電容CD小信號(hào)時(shí)當(dāng)VBC正偏時(shí)，其集電結(jié)的擴(kuò)散電容782．4集成電路中的PNP管2．4．1橫向PNP管1．橫向PNP管的結(jié)構(gòu)、特性及其寄生PNP管2．4集成電路中的PNP管2．4．1橫向PNP管1．79橫向PNP管特點(diǎn)：提高β，fT和ICr的措施：橫向PNP管特點(diǎn)：提高β，fT和ICr的措施：80為減小寄生PNP管的影響，提高橫向空穴注入的比例，增大橫向PNP管的βF，可以從版圖和工藝上采取以下措施。①在圖形設(shè)計(jì)上減少發(fā)射區(qū)面積與周長之比。②在工藝上可采用增大結(jié)深及采用埋層工藝等辦法。2)橫向FNP管本身結(jié)構(gòu)上的限制①其橫向平均基區(qū)寬度不可能做得太小WBL,MIN=DC-E-2×0.8xjc-xmDC-E=2×0.8xjc+(xmE-B+XMC-B)MAX+⊿X+Gmin又為減小寄生PNP管的影響，提高橫向空穴注入的比例，增大橫向P81DC-E=2×0.8xjc+xm+⊿M比NPN管基區(qū)寬度大接近一個(gè)數(shù)量級(jí)防止CE結(jié)穿通的安全余量②發(fā)射極的注入效率低DC-E=2×0.8xjc+xm+⊿M防止CE結(jié)穿通的安全余82③表面復(fù)合影響大可采用發(fā)射極大面積金屬覆蓋結(jié)構(gòu)βF的估算③表面復(fù)合影響大可采用發(fā)射極大面積金屬覆蓋結(jié)構(gòu)βF的估算83(2)橫向PNP管的特征頻率fT小1-2個(gè)數(shù)量級(jí)1-5MHz原因：①橫向PNP管的有效平均基區(qū)寬度大；②埋層的抑制作用，使折回集電極的少子路程增加③空穴的擴(kuò)散系數(shù)只有電子擴(kuò)散系數(shù)的1／3。①增加結(jié)深xjc②減小LE，即只要能滿足電流容量的要求，發(fā)射區(qū)應(yīng)做成最小幾何尺寸；③提高工藝精度以降低基區(qū)寬度；④在與NPN管制造工藝兼容的前提下，降低外延層摻雜濃度，提高橫向PNP管的發(fā)射區(qū)(也即NPN管的基區(qū))摻雜濃度(2)橫向PNP管的特征頻率fT①橫向PNP管的有效平均基區(qū)84(3)橫向PNP管開始發(fā)生大注入時(shí)的臨界電流ICr

橫向PNP管的βF在ICr=100μA即開始下降為獲得大集電極電流，可將多個(gè)同樣尺寸的橫向PNP管并聯(lián)使用(3)橫向PNP管開始發(fā)生大注入時(shí)的臨界電流ICr橫向P852．多集電極橫向PNP管可根據(jù)發(fā)射區(qū)側(cè)面的有效集電區(qū)側(cè)面積來決定集電極電流分配比集電區(qū)以及發(fā)射區(qū)的結(jié)深相同，所以只要各集電區(qū)和發(fā)射區(qū)的間距DC-E和結(jié)上的反向偏貴VBC相等，就可以使各集電極的電流正比于所對(duì)應(yīng)的有效集電區(qū)側(cè)面積，即從而可得到2．多集電極橫向PNP管可根據(jù)發(fā)射區(qū)側(cè)面的有效集電區(qū)側(cè)面積來863.大電流增益βCF的復(fù)合PNP管為使復(fù)合管的兩個(gè)晶體管都工作在正向工作區(qū)，復(fù)合管的集電極電位至少比其基極電位門低兩個(gè)VD特征頻率無變化，復(fù)合管的面積大于單個(gè)橫向PNP管。3.大電流增益βCF的復(fù)合PNP管為使復(fù)合管的兩個(gè)晶體管都872．4．2襯底PNP管(1)襯底PNP管的使用范圍有限(2)工作電流比橫向PNP管大，并可用增大發(fā)射區(qū)及發(fā)射極并聯(lián)使用的辦法來增大臨界電流(3)不存在有源寄生效應(yīng)，可不用埋層(4)基區(qū)電阻較大2．4．2襯底PNP管(1)襯底PNP管的使用范圍有限(88為減小外基區(qū)電阻可將E，B短接，可減小自偏置效應(yīng)，改善電流特性。有助于減少表面復(fù)合的影響，提高βF。(5)襯底PNP管的集電極串聯(lián)電阻rcs和集電結(jié)電容較大。為了減小rcs，一般將集電極接觸窗口放在與襯底PNP管緊接著的隔離措上，這樣可以避免當(dāng)Ic較大時(shí)在襯底產(chǎn)生較大的壓降，導(dǎo)致電路的其他部分的襯底外延層結(jié)變成正偏而破壞電路的正常工作。2．襯底PNP管的βF和fT

襯底PNP管由于沒有寄生PNP管．所以βF和fT都比橫向PNP管大，其βF可達(dá)30-50，而fT可達(dá)10MKz，影響βF和fT的主要原因也是有效基區(qū)寬度和RSE/RSB較大為減小外基區(qū)電阻可將E，B短接，可減小自偏置效應(yīng)，改善電流特892．4．3自由集電極縱向PNP管優(yōu)點(diǎn)：集電極可以接任意電位缺點(diǎn)：①因?yàn)橛行Щ鶇^(qū)寬度控制精度較差，需對(duì)外延層厚度控制鉸嚴(yán)；②工藝步驟較多；③版圖尺寸增大，影響成品率2．4．3自由集電極縱向PNP管優(yōu)點(diǎn)：集電極可以接任意電902．5集成二極管2．5．1一般集成二極管2．5集成二極管2．5．1一般集成二極管912．5．2集成齊納二極管和次表面齊納管1.集成齊納二極管集成電路中的齊納二極管一般為反向工作的BC短接二極管，與NPN管工藝兼容。VZ=BVEBO約為6-9V①具有較大的正溫度系數(shù)，一般dVZ／dT＝2～4mV／℃，熱穩(wěn)定性差。②內(nèi)阻較大,其兩端電壓隨電源電壓和負(fù)載電流的變化較大。③VZ的離散性大，由多次擴(kuò)散決定，因此精確控制較困難④輸出噪聲電壓較大。擊穿主要發(fā)生在Si表面，受表面的影響大。2．5．2集成齊納二極管和次表面齊納管1.集成齊納二極922．次表面齊納管在N+發(fā)射區(qū)內(nèi)加一道深P擴(kuò)散。擊穿發(fā)生在N+與P+的接觸面上(稱次表面)噪聲低、穩(wěn)定性高Vz的容差仍在土100mv之內(nèi)離于注入次表面齊納管Vz的容差小于20mv2．次表面齊納管在N+發(fā)射區(qū)內(nèi)加一道深P擴(kuò)散。Vz的容差仍在932．6肖特基勢(shì)壘二極管(SBD)和肖特基箝位晶體管(SCT)肖持基勢(shì)壘類似于PN結(jié)2．6．1肖特基勢(shì)壘二極管其中反向飽和電流2．6肖特基勢(shì)壘二極管(SBD)和肖特基箝位肖持基勢(shì)壘類94特點(diǎn)：小注入時(shí)，SBD是多子導(dǎo)電器件，沒有PN結(jié)中的少于存儲(chǔ)問題，其響應(yīng)速度快。SBD兩端實(shí)際的直流電壓為特點(diǎn)：小注入時(shí)，SBD是多子導(dǎo)電器件，沒有PN結(jié)中的少于存儲(chǔ)952．6．2肖特基箝位晶體管1．SCT的結(jié)構(gòu)和特點(diǎn)2．6．2肖特基箝位晶體管1．SCT的結(jié)構(gòu)和特點(diǎn)962．SCT的等效電路及工作特點(diǎn)2．SCT的等效電路及工作特點(diǎn)97(1)當(dāng)SCT工作于正向工作區(qū)或截止時(shí)，SBD處于反向偏置狀態(tài)，可以忽略其作用，此時(shí)SCT相當(dāng)于一般的NPN管。(2)當(dāng)SCT工作于反向工作區(qū)或飽和區(qū)時(shí)，VBC＞0①VBC小于SBD導(dǎo)通壓降，SBD仍末導(dǎo)通，所以IB`＝IB②VBC大于SBD的導(dǎo)通壓降，SBD導(dǎo)通，IB被分流，晶體管的VBC被符位在0.45V，阻止了NPN管的集電結(jié)進(jìn)入導(dǎo)通狀態(tài)，使它不會(huì)進(jìn)入深飽和。使飽和時(shí)的超量少子存儲(chǔ)電荷大大減小，使SCT的存儲(chǔ)時(shí)間比不帶SBD的同樣晶體管小一個(gè)數(shù)量級(jí),傳輸延遲時(shí)間大大下降，從而大大提高了電路速度。缺點(diǎn)：晶體管的飽和壓降上升，反問漏電增大，工藝要求提高。重復(fù)性和可靠性較差。(1)當(dāng)SCT工作于正向工作區(qū)或截止時(shí)，SBD處于反向偏置狀982．6．3SBD和SCT的設(shè)計(jì)主要是對(duì)SBD的VMS以及面積和擊穿電壓的設(shè)計(jì)1．對(duì)VMS的考慮需兼顧存儲(chǔ)時(shí)間和飽和壓降對(duì)速度和飽和壓降都有要求，可取VMS=0.5-0.55V，要求速度的可取VMS=0.45-0.50V2．ID和rs的設(shè)計(jì)(實(shí)際是SBD面積的設(shè)計(jì))由IB和IC由電路設(shè)計(jì)決定rs由SBD的面積和形狀決定SBD和SCT的設(shè)計(jì)實(shí)際是在一定的ID下求得恰當(dāng)?shù)腟BD的面積和形狀，來滿足對(duì)VMS的要求。2．6．3SBD和SCT的設(shè)計(jì)主要是對(duì)SBD的VMS以及993.SBD的結(jié)構(gòu)和擊穿電壓3.SBD的結(jié)構(gòu)和擊穿電壓1002．7MOS集成電路中的有源寄生效應(yīng)2．7．1場(chǎng)區(qū)寄生MOSFET為了防止場(chǎng)區(qū)寄生MOSFET的導(dǎo)通，必須提高其開啟電壓(稱場(chǎng)開啟電壓)。2．7MOS集成電路中的有源寄生效應(yīng)2．7．1場(chǎng)區(qū)寄101方法：(1)加厚場(chǎng)氧化層的初始厚度(2)在場(chǎng)區(qū)注入(或擴(kuò)散)與襯底同型的雜質(zhì)，以提高襯底表面濃度2．7．2寄生雙極型晶體管方法：2．7．2寄生雙極型晶體管102防止這種寄生效應(yīng)的辦法如下：①寄生雙極型晶體管的“基區(qū)寬度”不要太小，但這由電路設(shè)計(jì)規(guī)則決定②使P型襯底保持在負(fù)電位或零電位。2．7．3寄生PNPN效應(yīng)防止這種寄生效應(yīng)的辦法如下：2．7．3寄生PNPN效應(yīng)103自鎖（閂鎖）效應(yīng)負(fù)阻電流特性1.自鎖產(chǎn)生的條件在一定的外界因素觸發(fā)下VDD和VSS之間會(huì)感生一個(gè)橫向電流，使P溝MOSFET源區(qū)P+周圍的N襯底電位低于P+源區(qū)，當(dāng)這個(gè)電位差達(dá)到一定程度后(>0.7V)，會(huì)導(dǎo)致襯底結(jié)正偏，少數(shù)載流子空穴從P+源區(qū)注入襯底。如果P+源區(qū)接近P-阱，則一部分空穴被襯底反偏結(jié)收集，寄生的橫向PNP管導(dǎo)通，阱內(nèi)的橫向電流IRW則會(huì)使寄生的縱向NPN管導(dǎo)通。形成一個(gè)正反饋閉合回路，即自鎖現(xiàn)象。自鎖（閂鎖）效應(yīng)負(fù)阻電流特性1.自鎖產(chǎn)生的條件在一定的外界因104自鎖產(chǎn)生的條件如β1β2>1,則IC2>Ig，形成正反饋?zhàn)枣i產(chǎn)生的條件如β1β2>1,則IC2>Ig，形成正反饋105產(chǎn)生自鎖的基本條件：(1)外界因素使兩個(gè)寄生三極管的EB結(jié)處于正向偏置(2)兩個(gè)寄生三極管的電流放大倍數(shù)βNPNβPNP＞l(3)電源所提供的最大電流大于寄生可控硅導(dǎo)通所需要的維持電流2．消除自鎖現(xiàn)象的幾項(xiàng)措施(1)消除自鎖現(xiàn)象的版圖設(shè)計(jì)由產(chǎn)生自鎖的基本條件可知，減小電阻RS和RW，降低寄生三極管的電流放大倍數(shù)βNPN、βPNP，可有效地提高抗自鎖的能力。為此，在版圖設(shè)計(jì)時(shí)采用隔離環(huán)、偽收集極，加多電源接觸孔和地接觸孔的數(shù)目，加粗電源線和地線，對(duì)電源接觸孔和地接觸孔進(jìn)行合理的布局等，以減小有害的電位梯度。產(chǎn)生自鎖的基本條件：(1)外界因素使兩個(gè)寄生三極管的EB結(jié)處106(2)消除自鎖現(xiàn)象的工藝考慮通過擴(kuò)散濃度的控制以有效地降低βNPN、βPNP，提高抗自鎖的能力。對(duì)于橫向寄生PNP管，保護(hù)環(huán)是其基區(qū)的一部分，施以重?fù)诫s可降低PNP管的βPNP，對(duì)于縱向寄生NPN管、工藝上降低其βNPN有效的辦法是采用深阱擴(kuò)散，來增加基區(qū)寬度。此外，為了降低RW，可采用例轉(zhuǎn)阱結(jié)構(gòu)，即阱的縱向雜質(zhì)分布與一般擴(kuò)散法相反，高濃度區(qū)在阱底；為了降低RS，可采用N+-Si上外延N-作為襯底。(2)消除自鎖現(xiàn)象的工藝考慮107(3)其他措施在測(cè)試、應(yīng)用中應(yīng)注意的問題①應(yīng)防止電源噪聲竄人CMOS電路的電源，引起CMOS電路瞬時(shí)擊穿而觸發(fā)自鎖效應(yīng)。②防止寄生三極管的EB結(jié)正偏。輸入信號(hào)不得超過電源電壓，或加限流電阻。輸出端不宜接大電容。②電源限流。在設(shè)計(jì)CMOS系統(tǒng)的電源時(shí)，按實(shí)際需要進(jìn)行電流能力配置。(3)其他措施1082．8集成電路中的MOS晶體管模型電路模擬程序SPICE2中主要有三級(jí)MOS晶體管模型2．8．1MOSl模型線性區(qū)：其中M0S管的本征跨導(dǎo)參數(shù)2．8集成電路中的MOS晶體管模型電路模擬程序SPICE109集成電路原理ppt課件110飽和區(qū)：開啟電壓：VTE0為零襯偏（VBS=0）時(shí)的開啟電壓，是使表面勢(shì)變化2φF所需的柵電壓：襯調(diào)系數(shù)：飽和區(qū)：開啟電壓：VTE0為零襯偏（VBS=0）時(shí)的開啟電壓111VFB為平帶電壓為體內(nèi)費(fèi)米勢(shì)當(dāng)VGS-VTE=VDS時(shí)，溝道在漏端處夾斷，此時(shí)若VDS繼續(xù)增加，則漏端處的耗盡區(qū)展寬，使有效溝道長度縮短，從而導(dǎo)致IDS上升。這種現(xiàn)象稱為溝道長度調(diào)制效應(yīng)。在SPICE2程序的MOS晶體管模型中，引入溝道長度調(diào)制系數(shù)λ來描述這一效應(yīng)。此時(shí)VFB為平帶電壓為體內(nèi)費(fèi)米勢(shì)當(dāng)VGS-VTE=VDS時(shí)，溝道112集成電路原理ppt課件113一級(jí)MOS晶體管直流模型(MOS1模型)有以下5個(gè)模型參數(shù)：①強(qiáng)反型時(shí)的表面勢(shì)壘高度φB②本征跨導(dǎo)KP③襯底零偏置時(shí)源處的開啟電壓VT0④襯調(diào)系數(shù)γ⑤溝道長度調(diào)制系數(shù)λ2．8．2MOS2模型MOS2模型考慮了以下幾種二級(jí)效應(yīng)對(duì)MOS器件性能的影響：①溝道長度對(duì)開啟電壓的影響；②漏柵靜電反饋效應(yīng)對(duì)開啟電壓的影響；③溝道寬度對(duì)開啟電壓的影響；④表面電場(chǎng)對(duì)載流子遷移率的影響；⑤溝道長度調(diào)制效應(yīng)；⑥載流子漂移速度限制而引起的電流飽和效應(yīng)；⑦弱反型導(dǎo)電。一級(jí)MOS晶體管直流模型(MOS1模型)有以下5個(gè)模型參數(shù)：114弱反型導(dǎo)電弱反型導(dǎo)電1152．8．3MOS3模型MOS3模型主要是為適應(yīng)小尺寸器件計(jì)算的一個(gè)半經(jīng)驗(yàn)?zāi)Ｐ?．8．3MOS3模型MOS3模型主要是為適應(yīng)小尺寸器件116第3章集成電路中的無源元件集成電阻器和電容器的缺點(diǎn)如下：(1)精度低(±20％)，絕對(duì)誤差大，(2)溫度系數(shù)較大；(3)可制作的范圍有限，不能太大，又不能太小；(4)占用的芯片面積大，成本高。3.1集成電阻器在雙極集成電路中使用最多的是基區(qū)擴(kuò)散電阻，其薄層電阻RSB＝l00-200Ω／□，阻值范圍在50-50kΩ，電阻精度＜±20%，溫度系數(shù)約為2000×10-6/℃第3章集成電路中的無源元件集成電阻器和電容器的缺點(diǎn)如下：1171．1基區(qū)擴(kuò)散電阻1．基區(qū)擴(kuò)散電阻的結(jié)構(gòu)和設(shè)計(jì)利用集成晶體管的基區(qū)擴(kuò)散層做成1.典型結(jié)構(gòu)：N型外延層接電路的最高電位，或接至電阻器兩端中電位較高的一端。1．1基區(qū)擴(kuò)散電阻1．基區(qū)擴(kuò)散電阻的結(jié)構(gòu)和設(shè)計(jì)1.典型118設(shè)計(jì)：基區(qū)擴(kuò)散電阻的設(shè)計(jì)，就是在一定的簿層電陰RSB下，根據(jù)阻值及精度要求來確定電阻的幾何圖形(W，L)或方數(shù)（L／W）與條寬W。(1)端頭修正(2)拐角修正因子設(shè)計(jì)：(1)端頭修正(2)拐角修正因子119(3)橫向擴(kuò)散修正因子橫向擴(kuò)散修正因子M主要考慮以下兩個(gè)因素表面處基區(qū)擴(kuò)散寬度Ws為其側(cè)向擴(kuò)散區(qū)近似為以xjc為半徑的圓柱體的1／4①存在橫向擴(kuò)散(3)橫向擴(kuò)散修正因子表面處基區(qū)擴(kuò)散寬度Ws為其側(cè)向擴(kuò)散區(qū)近120②雜質(zhì)濃度在橫向擴(kuò)散區(qū)表面與擴(kuò)散窗口正下方的表面區(qū)域不同，其濃度由擴(kuò)散窗口處逐步降低到外延層的雜質(zhì)濃度。如果假定橫向擴(kuò)散區(qū)的縱向雜質(zhì)分布與擴(kuò)散窗口正下方相同，則對(duì)于基區(qū)擴(kuò)散電阻，其有效寬度為：由此可得：如L>>W，W>>xjc②雜質(zhì)濃度在橫向擴(kuò)散區(qū)表面與擴(kuò)散窗口正下方的表面區(qū)域不同，其121(4)薄層電阻值的修正因基區(qū)擴(kuò)散后還有多道高溫處理工序，雜質(zhì)會(huì)進(jìn)一步往里推進(jìn)，同時(shí)表面的硅會(huì)進(jìn)一步氧化，所以做成管子后，實(shí)際的基區(qū)薄層電阻值，比原來測(cè)量的要高，經(jīng)驗(yàn)公式為：Ka為一常數(shù)，可由實(shí)驗(yàn)確定，一般在1.06-1.25之間2．基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì)基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì)受到三個(gè)限制：由設(shè)計(jì)規(guī)則決定的最小擴(kuò)散條寬工藝水平和電阻精度決定的最小電阻條寬由流經(jīng)電阻的最大電流所決定的最小電阻條寬(4)薄層電阻值的修正因基區(qū)擴(kuò)散后還有多道高溫處理工序，雜質(zhì)122隨機(jī)誤差引起的電阻精度變化：其中△RS/RS的誤差在5-10%之內(nèi)對(duì)L>>W如設(shè)工藝控制水平可使線寬誤差為1微米，要求由線寬變化所引入的電阻相對(duì)誤差小于10%，則要求電阻的最小條寬為：隨機(jī)誤差引起的電阻精度變化：其中△RS/RS的誤差在5-10123擴(kuò)散電阻的相對(duì)誤差較大，一般在土(10-20)%，但電阻間的匹配誤差較小。當(dāng)W1=W2時(shí)，兩電阻比的精度誤差最小可達(dá)±0.2%以內(nèi)。擴(kuò)散電阻的相對(duì)誤差較大，一般在土(10-20)%，但電阻間的124(3)流經(jīng)電阻的最大電流決定的WR,min如在室溫下要求電阻的單位面積最大功耗為：電阻單位面積的功耗為注意單位(3)流經(jīng)電阻的最大電流決定的WR,min如在室溫下要求電阻1253．基區(qū)擴(kuò)散電阻的溫度系數(shù)TCR3．基區(qū)擴(kuò)散電阻的溫度系數(shù)TCR1263.1.2其他常用的集成電阻器1．發(fā)射區(qū)(磷)擴(kuò)散電阻2.另一種發(fā)射區(qū)擴(kuò)散電阻的結(jié)構(gòu)如下圖所示，這類發(fā)射區(qū)擴(kuò)散電阻可與其他電阻做在一個(gè)隔離島上，但發(fā)射區(qū)擴(kuò)散電阻耍做在一個(gè)單獨(dú)的P型擴(kuò)散區(qū)中，并如圖中所示，要使三個(gè)PN結(jié)都處于反偏由于這種結(jié)構(gòu)有寄生PNP效應(yīng)，所以需要隱埋層。發(fā)射區(qū)擴(kuò)散電阻可以有兩種結(jié)構(gòu)：1.直接在外延層上擴(kuò)散N+層來形成，需要單獨(dú)隔離區(qū)。由于外延層的電阻率遠(yuǎn)高于N+層，所以外延層電阻對(duì)發(fā)射區(qū)擴(kuò)散電阻的旁路作用可忽略不計(jì)。這種結(jié)構(gòu)的發(fā)射區(qū)擴(kuò)散電阻不存在寄生效應(yīng)，所以不需要隱埋層。發(fā)射區(qū)擴(kuò)散電阻主要用來作小阻值電阻和在連線交叉時(shí)作“磷橋”用3.1.2其他常用的集成電阻器1．發(fā)射區(qū)(磷)擴(kuò)散電阻2127集成電路原理ppt課件1282．隱埋層電阻隱埋層的薄層電阻較小，可用來做小電阻。特別便于做與晶體管集電極相連的小電阻影響隱埋層電阻的工藝因素較多，不易精確控制，所以隱埋層電阻的精度較差。2．隱埋層電阻隱埋層的薄層電阻較小，可用來做小電阻。特別便于129基區(qū)溝道電阻是在基區(qū)擴(kuò)散層上再覆蓋一層發(fā)射區(qū)擴(kuò)散層，利用兩次擴(kuò)散所形成的相當(dāng)于晶體管基區(qū)的部分作為電阻器3．基區(qū)溝道電阻①薄層電阻較大，所以可以用小面積制作大阻值的電阻。特點(diǎn)：②電阻是電阻兩端外加電壓的函數(shù)，當(dāng)外加電壓很小時(shí)，電阻為常數(shù)③由于特點(diǎn)②，所以基區(qū)溝道電阻只能用于小電流、小電壓倩況，多數(shù)用作基區(qū)偏置電阻或泄放電阻；

基區(qū)溝道電阻是在基區(qū)擴(kuò)散層上再覆蓋一層發(fā)射區(qū)擴(kuò)散層，利用兩次130④基區(qū)溝道電阻的精度很低，因?yàn)樗鼪]有獨(dú)立控制因素，而完全由NPN管的基區(qū)寬度決定，其電阻值的相對(duì)誤差50-100%⑤由于有大面積的N+P結(jié)，所以寄生電容較大；又因?yàn)槠浔与娮栎^大，所以基區(qū)溝道電阻的溫度系數(shù)較大，為0.3-0.5%/℃。外延層電阻是直接利用外延層做成的電阻，兩端的N+擴(kuò)散區(qū)是電極的接觸區(qū)，故又稱為“體電阻”。不存在寄生PNP效應(yīng)，故不需要隱埋層。4．外延層電阻(體電阻)特點(diǎn)：(1)外延層的薄層電阻較大,可以做高值電阻(2)可承受較高的電壓，因?yàn)槠鋼舸╇妷簽楦綦x結(jié)擊穿電壓(3)在阻值設(shè)計(jì)時(shí)，要注意橫向修正，即電阻寬度應(yīng)是扣除隔離結(jié)橫向擴(kuò)散后電阻區(qū)的實(shí)際寬度(4)相對(duì)誤差較大(5)電阻溫度系數(shù)較大④基區(qū)溝道電阻的精度很低，因?yàn)樗鼪]有獨(dú)立控制因素，而完全由N131集成電路原理ppt課件132如果在外延層上再覆蓋一層P型擴(kuò)散層，就可做成更高阻值的電阻，即外延層溝道電阻，其結(jié)構(gòu)與基區(qū)溝道電阻類似如果在外延層上再覆蓋一層P型擴(kuò)散層，就可做成更高阻值的電阻，1335．離子注入電阻離子注入電阻是在外延層上注入硼離子形成電阻區(qū)，在電阻區(qū)的兩端進(jìn)行P型雜質(zhì)擴(kuò)散，以獲得歐姆接觸，作為電阻的引出端。離子注入電阻具有以下一些持點(diǎn)：(1)薄層電阻的可控范圍較大、精度較高，常用來做大阻值的高精密電阻。(2)由于離子注入工藝橫向擴(kuò)散較小，離子注入電阻的實(shí)際尺寸可由注入掩模窗口精確確定。(3)電阻的溫度系數(shù)與退火條件及RS等有關(guān)．所以可以控制．當(dāng)在注硼區(qū)再注入氬離子時(shí)，其溫度系數(shù)可降至100×10-6／℃以下。離子注入電阻的缺點(diǎn)是由于注入結(jié)深xJ較小，所以注入層的厚度受耗盡層的影響較大，導(dǎo)致電阻的阻值隨電阻兩端電壓的提高而增大。5．離子注入電阻(1)薄層電阻的可控范圍較大、精度較高，常1343．1．3MOS集成電路中常用的電阻1．多晶硅電阻主要用來作存儲(chǔ)器存儲(chǔ)單元的負(fù)載電阻，它要求高的阻值，但允許阻值有較大的偏差3．1．3MOS集成電路中常用的電阻1．多晶硅電阻主要用1352．用MOS管形成電阻在MOS電路中經(jīng)常使用MOS管形成的電阻，它所占的芯片面積要比其他電阻小很多，但它是一個(gè)非線性電阻。在VDS很小時(shí)，可得2．用MOS管形成電阻在MOS電路中經(jīng)常使用MOS管形成的電1363．2集成電容器3．2．1雙極集成電路中常用的集成電容器在雙極集成電路中，常使用的集成電容器有反偏PN結(jié)電容器和MOS電容器。1．反偏PN結(jié)電容器。PN結(jié)電容器的制作工藝完全和NPN管工藝兼容，但其電容值較小。發(fā)射結(jié)的零偏單位面積電容大，但擊穿電壓低，集電結(jié)的零偏單位面積電容小，但其擊穿電壓高。如要提高PN結(jié)零偏單位面積電容，可采用發(fā)射區(qū)擴(kuò)散層—隔離擴(kuò)散層—隱埋層結(jié)構(gòu)，這種結(jié)構(gòu)的電容器實(shí)際是兩個(gè)電容并聯(lián)，所以零偏單位面積電容大，但由于存在P+N+結(jié)，所以擊穿電壓只有4-5v。另外，由于隔離(襯底)結(jié)的面積較大，所以Cjs也較大，為減小影響，應(yīng)降低所使用結(jié)上的反偏壓，使結(jié)電容提高，并盡量提高襯底結(jié)的反偏，以提高C/Cjs的值。3．2集成電容器3．2．1雙極集成電路中常用的集成電137集成電路原理ppt課件1382．MOS電容器(1)MOS電容器的結(jié)構(gòu)雙極集成電路中常用的MOS電容器結(jié)構(gòu)如圖所示。下電極為N+發(fā)射區(qū)擴(kuò)散層，上電極為鋁膜，中間介質(zhì)為薄SiO2，厚度大于1000A。這層介質(zhì)對(duì)工藝要求較高，一般需要用額外的工藝采制作，其他工藝與NPN管兼容。MOS電容器電容值和電容器兩端的電壓以及下電極摻雜濃度有關(guān)。當(dāng)摻雜濃度約為1020／cm3時(shí)，只要氧化層厚度大于0.1微米，就可以認(rèn)為這類電容器的電容值與工作電壓及信號(hào)頻率無關(guān)2．MOS電容器MOS電容器電容值和電容器兩端的電壓以及下139(2)M0S電容器的特點(diǎn)①單位面積的電容值較?、趽舸╇妷狠^高③溫度系數(shù)小④當(dāng)下電極用N+發(fā)射區(qū)擴(kuò)散層時(shí)，MOS電容的電容值基本上與電壓大小及電壓極性無關(guān)。⑤單個(gè)MOS電容的誤差較大，約為20％；但兩個(gè)MOS電容間的匹配誤差可小于土10％。⑥MOS電容有較大的寄生電容(3)M05電容器的等效電路(2)M0S電容器的特點(diǎn)④當(dāng)下電極用N+發(fā)射區(qū)擴(kuò)散層時(shí)，MO1403．2．2MOS集成電路中常用的MOS電容器1．感應(yīng)溝道的單層多晶硅MOS電容器此電容器結(jié)構(gòu)是以柵氧化層作為介質(zhì)，多晶硅為上電極，襯底為下電極。通?！癈”區(qū)下襯底的表面感應(yīng)溝道與擴(kuò)散區(qū)S相連。這個(gè)電容的電容值是電容兩端所加電壓的函數(shù)，是個(gè)非線性電容，常用在自舉申路中3．2．2MOS集成電路中常用的MOS電容器1．感應(yīng)溝1412．雙層多晶硅MOS電容器雙層多晶硅MOS電容器的結(jié)構(gòu)如圖所示，它做在場(chǎng)氧化層上，電容的上下電極(摻雜多晶硅)通過場(chǎng)氧化層與其他元件及襯底隔開，所以是—個(gè)寄生參量很小的、以薄氧化層為介質(zhì)的固定電容。只要能精確控制所生長的氧化層介質(zhì)的質(zhì)量和厚度，就可得到精確的電容值。2．雙層多晶硅MOS電容器1423．3互連（內(nèi)連線）集成電路的內(nèi)連線包括金屬膜、擴(kuò)散條、多晶硅連線等金屬膜互連線主要用于傳輸大電流密度的地方。由于鋁具有導(dǎo)電性能好，與硅和SiO2粘附性好，能與硅形成良好的歐姆接觸，易于加工，合金溫度低等優(yōu)點(diǎn)，所以一般集成電路都選用鋁膜作內(nèi)連線。在設(shè)計(jì)互連線的鋁條圖形時(shí)，除了考慮連通電路和設(shè)計(jì)規(guī)則規(guī)定的最小尺寸(包括最小鋁條寬度和鋁條間距，與電極孔的最小覆蓋等)限制外，還應(yīng)注意以下幾個(gè)問題：1．長引線的電阻2．大電流密度的限制3．Si—A1互熔問題3．3互連（內(nèi)連線）集成電路的內(nèi)連線包括金屬膜、擴(kuò)散條、1433．3．2擴(kuò)散區(qū)連線

3．3．3多晶硅連線

3．3．4交叉連線源、漏擴(kuò)散區(qū)的薄層電阻①利用基區(qū)擴(kuò)散電阻、隱埋層電阻上的氧化層走線3．3．2擴(kuò)散區(qū)連線源、漏擴(kuò)散區(qū)的薄層電阻①利用基區(qū)擴(kuò)散144⑤利用“磷橋”作為交叉走線④利用隔離槽②利用雙基極或雙集電極管子對(duì)于超大規(guī)模集成電路或較復(fù)雜的集成電路，需要多層布線⑤利用“磷橋”作為交叉走線②利用雙基極或雙集電極管子對(duì)于超大145第4章晶體管—晶體管邏輯(TTL)電路4．1．1標(biāo)準(zhǔn)TTL與非門(四管單元)電路的輸入級(jí)采用多發(fā)射極晶體管，在電路的截止瞬態(tài)(由輸出低電平轉(zhuǎn)向高電平時(shí))，Q1管可反抽Q2管基區(qū)的過剩少子．使電路的平均傳輸延遲時(shí)間tPd下降，從而提高了電路的工作速度。輸出級(jí)采用圖騰柱結(jié)構(gòu)，使電路的功耗下降。電路的優(yōu)值(延時(shí)功耗積)為100pJ第4章晶體管—晶體管邏輯(TTL)電路4．1．1標(biāo)準(zhǔn)146電壓傳輸特性電壓傳輸特性147在版圖設(shè)計(jì)上，可以把Q5和D設(shè)計(jì)成一個(gè)復(fù)合管，共用一個(gè)隔離島在版圖設(shè)計(jì)上，可以把Q5和D設(shè)計(jì)成一個(gè)復(fù)合管，共用一個(gè)隔離島1484．1．254H／74H五管單元與非門(1)采用達(dá)林頓管作為高電平輸出級(jí)。Q4不會(huì)進(jìn)入飽和，所以Q4導(dǎo)通時(shí)基區(qū)的存儲(chǔ)電荷減少；而且Q4的基極有R4泄放電阻，可在倒相時(shí)泄放存儲(chǔ)電荷，使電路的平均傳輸延遲時(shí)間下降，提高了電路的工作速度。達(dá)林頓管射隨器的電流增益大，輸出電阻小、有利于對(duì)負(fù)截電容的充電，從而提高電路速度，也增大了電路高電平輸出時(shí)的負(fù)載能力。(2)電路中各個(gè)電阻的阻值比四管單元電路的電阻阻值小，所以工作電流增大，使tpd下降。此電路功耗較大，為22mw左右，約為四管單元電路的兩倍以上，電路優(yōu)值為132pJ。電路的電壓傳輸特性與四管單元基本相同。二極管D為反向箝位二極管，可將輸入的負(fù)向過沖信號(hào)箝位在-0.8V左右，起輸入保護(hù)作用。4．1．254H／74H五管單元與非門(1)采用達(dá)林頓1494．1．3六管單元與非門四管單元和五管單元電路中，輸出管Q5的基極回路由電阻R3構(gòu)成，當(dāng)輸入電壓Vi>0.55V時(shí)，Q2管開始導(dǎo)通，VC2開始下降，而此時(shí)Q5管尚未導(dǎo)通，對(duì)應(yīng)圖4．2曲線的BC段。使電路的抗干擾能力下降。而且在電路導(dǎo)通的瞬態(tài)，由于R3的存在，分走了部分Q5管的基極驅(qū)動(dòng)電流，使下降時(shí)間延長。在六管單元與非門電路中，用泄放網(wǎng)絡(luò)代替R3。由于RB的存在。使Q6管比Q5管晚導(dǎo)通，所以Q2管的發(fā)射極電流全部灌入Q5管的基極，使Q2管和Q5管幾乎同時(shí)導(dǎo)通，改善了電壓傳輸特性的矩形性，提高了電路的抗干擾能力；而當(dāng)Q5管導(dǎo)通飽和后，Q6管也逐漸導(dǎo)通并進(jìn)入飽和，對(duì)Q5管進(jìn)行分流，使Q5管的飽和度變淺。由于Q5管淺飽和，超量存儲(chǔ)電荷減小，因而Q5管退出飽和的速度得到提高。4．1．3六管單元與非門四管單元和五管單元電路中，輸出管150在截止的瞬態(tài)，由于Q6管的基極沒有泄放回路，完全靠復(fù)合消除存儲(chǔ)電荷，所以Q6管比Q5管晚截止，使Q5管有一個(gè)很好的泄故回路而很快脫離飽和，提高了電路的工作速度。在六管單元與非門電路中，其中Q1，Q2，Q3，Q5，Q6管都會(huì)達(dá)到飽和。在截止的瞬態(tài)，由于Q6管的基極沒有泄放回路，完全靠復(fù)合消除存1514．2．1六管單元STTL與非門電路4．2STTL和LSTTL電路以SBD箝位晶體管代替除Q4管以外的可能進(jìn)入飽和或反向工作的晶體管，從而減少了這些管子的超額存儲(chǔ)電荷，使電路速度提高。電路的門延時(shí)tpd＝3ns，但由于電阻值比標(biāo)準(zhǔn)單元的小，且存在電阻R4，所以功耗較大，約為19mw、其優(yōu)值為60PJ。由于用SCT代替一般的晶體管，因而使飽和壓降增加，輸出低電乎上升。如果采用高電阻值電阻和合理的電路設(shè)計(jì)，可以實(shí)現(xiàn)低功耗STTL電路(LSTTL)，電路的每門功耗僅為2mw，門延時(shí)為9.5ns。4．2．1六管單元STTL與非門電路4．2STTL1524．2．2低功耗肖特基TTL(LSTTL)電路(1)用肖特基勢(shì)壘二極管(D1，D2)代替多發(fā)射極晶體管Q1，作為輸入管。(2)將Q4管的基極泄放電阻由接地改為接輸出端。，并加上SBD管D5和D6LSTTL電路的基本特點(diǎn)：(1)采用高阻值電阻使功耗下降,為標(biāo)準(zhǔn)TTL的1／5左右。(2)用SBD為輸入管。因在LSTTL電路中，已用肖特基持位晶體管代替可能進(jìn)入飽和狀態(tài)的一般晶體管，所以這些管子的基區(qū)超額存儲(chǔ)電荷減?。疀]有必要再用反抽能力很強(qiáng)的多發(fā)射極晶體管來加快Q2管脫離飽和。4．2．2低功耗肖特基TTL(LSTTL)電路(1)用肖153而用DTL輸人方式有以下優(yōu)點(diǎn)：1.高電平時(shí)的輸入電流變??；2.由于SBD是多子器件．所以速度快；3.因?yàn)镾BD的擊穿電壓較高，可將不用的輸入端直接與VCC相接。(3)將Q4管的基極泄放電阻R4由接地改為接輸出端后，通過R4的電流變小，電路功耗下降；而當(dāng)高電平輸出時(shí)，IR4可成為輸出電流的一部分，提高了高電平輸出時(shí)的負(fù)載能力。(4)增加了二極管D6，D5后，電路的速度得到提高。其中D5是在電路導(dǎo)通的瞬間反抽Q4管基區(qū)的存儲(chǔ)電荷，而使VO加速下降。D6的作用是降低高電平向低電平轉(zhuǎn)化時(shí)的傳輸時(shí)間。當(dāng)VC2下降比VOH快，且VOH-VC2>0.4V時(shí)，D6導(dǎo)通，而通過D6，D5的電流又通過Q2管放大去驅(qū)動(dòng)Q5管，加速了Q5管的導(dǎo)通，提高了電路速度。(5)采用離子注入、薄層外延等新技術(shù)和對(duì)通隔離、深N+集電極接觸等工藝，減少了器件的尺寸和寄生效應(yīng)，提高了電路的速度和集成密度。LSTTL電路的不足之處是電路的閾值電壓較低，使低電平噪聲容限下降。而用DTL輸人方式有以下優(yōu)點(diǎn)：1544．3LSTTL門電路的邏輯擴(kuò)展4．3．1OC門標(biāo)準(zhǔn)系列的TTL與非門不能直接連接進(jìn)行線與4．3LSTTL門電路的邏輯擴(kuò)展4．3．1OC門標(biāo)準(zhǔn)155OC門結(jié)構(gòu)是把標(biāo)準(zhǔn)系列與非門中的高電平輸出驅(qū)動(dòng)級(jí)去掉，直接由輸出管Q5的集電極輸出當(dāng)OC門的輸出由VOL變?yōu)閂OH時(shí)，因?yàn)闆]有一般與非門的有源上拉作用。驅(qū)動(dòng)容性負(fù)載只能通過數(shù)值較大的上拉電阻(幾百到幾千歐姆)來實(shí)現(xiàn)，所以速度慢，負(fù)載能力差。能夠做到既把圖騰柱結(jié)構(gòu)輸出端實(shí)行“線與”功能，同時(shí)又避免OC門速度慢的電路，就是三態(tài)邏輯門電路。OC門結(jié)構(gòu)是把標(biāo)準(zhǔn)系列與非門中的高電平輸出驅(qū)動(dòng)級(jí)去掉，直接由156三態(tài)邏輯門除了高電平輸出和低電乎輸出外，還有第三種狀態(tài)-禁止態(tài)(高阻態(tài))，相當(dāng)于輸出端懸空。所以三態(tài)門的特點(diǎn)是允許把多個(gè)三態(tài)門的輸出端連在一條公共母線上．使總線結(jié)構(gòu)分時(shí)多路通信得以實(shí)現(xiàn)。4．3．2三態(tài)邏輯(TSL)門三態(tài)邏輯門除了高電平輸出和低電乎輸出外，還有第三種狀態(tài)-禁止157集成電路原理ppt課件158集成電路原理ppt課件1594．4ASTTL和ALSTTL電路AS/ALS電路與S/LS電路相比較，有以下一些差別：(1)直流特性不同。AS/ALS電路的速度更高，功耗更低，負(fù)載能力更強(qiáng)。(2)工藝不同。AS/ALS電路采用介質(zhì)隔離、離子注入等新技術(shù)，從而器件尺寸更小，寄生效應(yīng)也大大減小。(3)電路結(jié)構(gòu)和參數(shù)不同。STTL電路采用多發(fā)射極晶體管，LSTTL電路采用SBD作為輸入級(jí)，而AS/ALS電路采用襯底PNP管作輸入級(jí)，此輸入級(jí)的低電平輸入電流是Q1管的基極電流，比一般LSTTL的IIL下降了近1／βp倍在多端輸入時(shí)各輸入管的集電極是公用的，所以各發(fā)射結(jié)的面積可比原來SBD管的小，高電平輸入電流IIH也比一般LSTTL電路的IIH小很多，使前級(jí)門的高電平負(fù)載能力也得到提高。4．4ASTTL和ALSTTL電路AS/ALS電路與S/160集成電路原理ppt課件1614．5．1簡化邏輯門4．5中、大規(guī)模集成電路中的簡化邏輯門中、大規(guī)模集成電路中的邏輯門可分為三類：輸入門、內(nèi)部門和輸出門。輸入門與輸入端直接相連，直接感受外部的干擾，它的輸出與內(nèi)部門相連．所以負(fù)載是固定的．且受到的干擾也較小，所以對(duì)輸入門的基本要求是輸入阻抗要高，抗干擾能力要強(qiáng)。輸出門與輸出端相連，直接驅(qū)動(dòng)外部負(fù)載，所以要求輸出門的負(fù)載能力要強(qiáng)。內(nèi)部門的特點(diǎn)是數(shù)量大、功耗小、電路簡單*內(nèi)于它不去驅(qū)動(dòng)外部負(fù)載．所以不受外部干擾，因而允許噪聲容限低。內(nèi)部門的負(fù)載數(shù)NO少，且固定。由于它與負(fù)載級(jí)在同一芯片上，所以連線短，負(fù)載電容小。所謂內(nèi)部門電路可以簡化，實(shí)際上只能簡化內(nèi)部門的輸出驅(qū)動(dòng)部分，它可不必再分高電平輸出管(達(dá)林頓管)和低電平輸出管，而把分相管Q2兼作輸出級(jí)。4．5．1簡化邏輯門4．5中、大規(guī)模集成電路中的簡化162在中、大規(guī)模集成電路中，除了上述各種簡化門外，也常用單個(gè)晶體管來組成邏輯門。常用的有單管禁止門、單管串接與非門等。單管邏輯門的特點(diǎn)是線路簡單，邏輯功能強(qiáng)，功耗低，但其負(fù)載能力差，互連不當(dāng)會(huì)造成邏輯錯(cuò)誤。4．5．2單管邏輯門在中、大規(guī)模集成電路中，除了上述各種簡化門外，也常用單個(gè)晶體163整個(gè)電路只用一只晶體管，基極A、發(fā)射極B為輸入端，集電極Y為輸出端。當(dāng)B＝1時(shí)，禁止基極的信號(hào)傳到集電極，而當(dāng)A＝0時(shí)，禁止發(fā)射極信號(hào)傳到集電極，所以是一種禁止門。只有當(dāng)A＝1，B＝0時(shí)，輸出才為低電平。1.單管禁止門其邏輯表達(dá)式為：整個(gè)電路只用一只晶體管，基極A、發(fā)射極B為輸入端，集電極Y為164單管串接與非門是一個(gè)多發(fā)射極晶體管，A，B，C為輸入端，Y為輸出端。當(dāng)A＝0時(shí)，禁止B，C端信號(hào)傳到Y(jié)，當(dāng)兩個(gè)發(fā)射極中至少有一個(gè)為低電平時(shí)，加在基極(A端)的信號(hào)可以傳到Y(jié)，若發(fā)射極各端全為高電平，則基極的信號(hào)被禁止。2．單管串接與非門其邏輯表達(dá)式為：單管串接與非門是一個(gè)多發(fā)射極晶體管，A，B，C為輸入端，Y為165（1）由單管禁止門組成簡化異或非門。如果把兩個(gè)單管禁止門的基極、發(fā)射極交叉互連，其集電極“線與”作為輸出，就構(gòu)成了簡化異或非門。3.單管邏輯門的邏輯擴(kuò)展其邏輯表達(dá)式為：（1）由單管禁止門組成簡化異或非門。如果把兩個(gè)單管禁止門的基166(2)兩個(gè)單管禁止門的發(fā)射極并聯(lián)，可代替三個(gè)與非門(2)兩個(gè)單管禁止門的發(fā)射極并聯(lián)，可代替三個(gè)與非門167(3)將幾個(gè)單管串接與非門的三個(gè)端點(diǎn)作不同連接時(shí)，可構(gòu)成許多復(fù)雜的邏輯關(guān)系。①第一級(jí)的集電極和第二級(jí)的基極(C1，B2)串接。其邏輯表達(dá)式為(3)將幾個(gè)單管串接與非門的三個(gè)端點(diǎn)作不同連接時(shí)，可構(gòu)成許多168②第一級(jí)的集電極和第二級(jí)的發(fā)射極(C1，E2)串接。它是將第一級(jí)的輸出Y1作為第二級(jí)發(fā)射極的輸入端之一。電路的邏輯關(guān)系為：②第一級(jí)的集電極和第二級(jí)的發(fā)射極(C1，E2)串接。它是將第169②兩個(gè)串接與非門的輸出端線與。其邏輯關(guān)系為②兩個(gè)串接與非門的輸出端線與。其邏輯關(guān)系為170④由單管串接與非門組成簡化“與或非”門，相當(dāng)于兩個(gè)兩管單元簡化與非門將其分相管的輸出線與。邏輯表達(dá)式為④由單管串接與非門組成簡化“與或非”門，相當(dāng)于兩個(gè)兩邏輯表達(dá)1714．單管邏輯門的直流運(yùn)用特點(diǎn)及級(jí)連單管邏輯門具有線路簡單，邏輯功能較強(qiáng)，功耗低等優(yōu)點(diǎn)，但若級(jí)連不當(dāng)，會(huì)發(fā)生問題。單管邏輯門的輸出0電平比發(fā)射極端的輸入0電平高一個(gè)晶體管的飽和壓降，所以在多級(jí)單管邏輯門級(jí)連運(yùn)用時(shí)，各級(jí)的輸出低電平并不相同，會(huì)逐級(jí)提高。因此在多個(gè)單管邏輯門C1，B2串接使用時(shí)，要求前一級(jí)的輸出低電平VOL小于后一級(jí)的聞值電壓Vth。當(dāng)單管邏輯門導(dǎo)通時(shí)。其基極電位V1B將被箝制在4．單管邏輯門的直流運(yùn)用特點(diǎn)及級(jí)連當(dāng)單管邏輯門導(dǎo)通時(shí)。其基172當(dāng)幾個(gè)單管邏輯門的基極并聯(lián)而受同一門驅(qū)動(dòng)時(shí)，應(yīng)該在每個(gè)單管邏輯門的基極輸入端加一個(gè)隔離門。否則會(huì)引起搶電流現(xiàn)象或邏輯錯(cuò)誤?？嗖患痈綦x門，則此時(shí)前級(jí)門的1電平將被箝位在會(huì)發(fā)生搶電流現(xiàn)象當(dāng)幾個(gè)單管邏輯門的基極并聯(lián)而受同一門驅(qū)動(dòng)時(shí)，應(yīng)該在每個(gè)單管邏173在基極輸入的單管邏輯門和其他TTL門并接輸入時(shí)，也會(huì)有類似的問題發(fā)生，解決的辦法也是在單管邏輯門的基極端前加一隔離門。在基極輸入的單管邏輯門和其他TTL門并接輸入時(shí)，也會(huì)有類似的1744．6LSTTL電路的版圖設(shè)計(jì)1．劃分隔離區(qū)：根據(jù)隔離島的劃分原則，本電路可劃分成七個(gè)隔離區(qū)(不包括壓焊塊的隔離島壓焊塊部需要一個(gè)獨(dú)立的隔離島)。2．基本設(shè)計(jì)條件的確定：包括采用的工藝、基本的工藝設(shè)計(jì)參數(shù)和版圖設(shè)計(jì)規(guī)則。3．各單元的圖形設(shè)計(jì)：集成電路中各元器件的圖形和尺寸，取決于它在集成電路中的作用以及對(duì)其參數(shù)的要求，所有尺寸的設(shè)計(jì)要符合版圖設(shè)計(jì)規(guī)則的要求。在進(jìn)行各單元的圖形、尺寸設(shè)計(jì)前，首先要對(duì)電路進(jìn)行分析。如關(guān)于基區(qū)擴(kuò)散電阻的設(shè)計(jì)，當(dāng)知道版圖設(shè)計(jì)規(guī)則、通過電阻的電流和對(duì)電阻的參數(shù)要求后，先確定電阻條的最小寬度，然后計(jì)算電阻的長度。至于電阻的形狀．可根據(jù)布局和布線的要求適當(dāng)進(jìn)行調(diào)整。又如一般NPN晶體管的設(shè)計(jì)，當(dāng)知道對(duì)其參數(shù)要求后，首先確定圖形結(jié)構(gòu)，然后根據(jù)單位有效發(fā)射區(qū)周長所允許的最大電流計(jì)算有效發(fā)射區(qū)總的長度，再由設(shè)計(jì)規(guī)則確定圖形各部分的尺寸和間距。4．布局：布局即把元器件按照電路的要求以及連線的要求5．布線4．6LSTTL電路的版圖設(shè)計(jì)1．劃分隔離區(qū)：根據(jù)隔離島175第5章發(fā)射極耦合邏輯(ECL)電路1962年美國摩托羅拉公司制成第一個(gè)電流型邏輯電路-發(fā)射極耦合邏輯(ECL)集成電路。它工作時(shí)晶體管在放大和截止兩個(gè)狀態(tài)間轉(zhuǎn)換，不進(jìn)入飽和區(qū)，從線路結(jié)構(gòu)和設(shè)計(jì)上根除了常規(guī)TTL電路中晶體管由飽和到截止?fàn)顟B(tài)轉(zhuǎn)換時(shí)所需釋放超量存儲(chǔ)電荷的“存儲(chǔ)時(shí)間”，加上各點(diǎn)電平變化幅度小，也沒有附加寄生電容，因而ECL電路的速度很高，這種電路的平均延時(shí)可以做到幾納秒甚至亞納秒數(shù)量級(jí)。但ECL電路開關(guān)速度的提高，是以犧牲功耗換取的，它空載時(shí)的每門平均功耗為25mW左右。近年來經(jīng)過改進(jìn)電路結(jié)構(gòu)和采用新工藝，目前的平均延遲時(shí)間在亞納秒數(shù)量級(jí)的單元電路功耗可降至幾毫瓦的數(shù)量級(jí)第5章發(fā)射極耦合邏輯(ECL)電路1962年1765．1ECL門電路的工作原理5．1ECL門電路的工作原理1775．1．1射極耦合電流開關(guān)射極耦合電流開關(guān)實(shí)際上是一個(gè)一邊為固定輸入VBB，另一邊為大信號(hào)多輸入端的射極耦合差分級(jí)，它的工作原理跟單端輸入、雙端輸出的差分放大器非常類似，但它只對(duì)信號(hào)起傳遞作用。因?yàn)镽E>>RC1，RC2，所以負(fù)反饋很強(qiáng)，它不僅使ECL電路輸入阻抗很高，而且使晶體管穩(wěn)定可靠地工作在放大區(qū)。RP是由基區(qū)溝道電阻做成的輸入下拉電阻，為輸入晶體管的反向漏電提供通路，并保證了不用的輸入端固定在0電平。一般說來，ECL電路推薦使用負(fù)電源VEE＝-5.2v，Q1，Q2的集電極直接對(duì)地輸出，這種接法使電路速度很快，交流性能好、且以“地”作為參考電平最為穩(wěn)定。其典型的邏輯低電平VOL＝一1.75V，邏輯高電平VOH＝-0.924V，而VBB＝-1.29V，為邏輯電乎的中間值。電路工作的全過程是：當(dāng)輸入Vi＝一1.75V變?yōu)?0.924V，或說輸入A或輸入B由0變?yōu)?時(shí)，VC1由0V變?yōu)?0.98V，或說由1變?yōu)?，即輸入管起了反相器作用，從輸入管的輸出端VC1可以獲得。而VC2由-0.98V變?yōu)?V，或說0變?yōu)?，即定偏管Q2是同相輸出，從VC2可獲得A+B。電流流通的情況是：當(dāng)Vi由0變?yōu)?時(shí)，輸入管導(dǎo)通，Q2管截止，電流全部流經(jīng)輸入管。當(dāng)Vi由1變?yōu)?時(shí)Q2管導(dǎo)通、輸入管截止，電流全部流經(jīng)Q2管。兩種情況下電流差別不大，相當(dāng)于一個(gè)恒流源。電路的作用相當(dāng)于一個(gè)電流開關(guān)5．1．1射極耦合電流開關(guān)178射極輸出器Q3，Q4的作用有三個(gè)：5．1．2射極輸出器(1)保持輸出相位不變、邏輯關(guān)系不變(3)提高負(fù)載能力、擴(kuò)大邏輯功能等(2)進(jìn)行電乎位移參考電壓源雖不是ECL電路的主要部分，但卻決定著電路邏輯電平的位置、閾值電壓和抗干擾能力5．1．3參考電壓源定偏管的基圾電位VBB確定以后，電路的輸入高、低電平值分別為VIH-VBB>4Vt，VIL-VBB<-4Vt，電路的輸出電平及邏輯電平值也就確定了。如果由于某種原因造成參考電壓值發(fā)生變化而輸入的邏輯電平不變，輸出電平卻將發(fā)生相應(yīng)的變化。如當(dāng)0電平輸入時(shí)，輸入管截止而定偏管導(dǎo)通。如果因某種原因VBB變低(但高于0電乎)，此時(shí)流經(jīng)定偏管的射極電流將隨之變小，使VC2升高，將造成“或”端輸出的0電平變高，如果所增高的電壓值過大，甚至可使下一級(jí)電路出現(xiàn)錯(cuò)誤動(dòng)作。因此，如何從參考電源中取得合適、穩(wěn)定的參考電壓，對(duì)于抗干擾能力較低的ECL電路來說，是一個(gè)很重要的問題。射極輸出器Q3，Q4的作用有三個(gè)：5．1．2射極輸出器179參考電壓與邏輯電平關(guān)系：參考電壓取在高、低電平的中心，可使高、低電平的中心，可使高、低電平的噪聲容限基本相等，使電路在全工作溫度范圍內(nèi)噪聲容限的變化不至于太大。輸出高電平VOH=-VBE輸出低電平VOL=-2VBE邏輯擺幅VL=VOH-VOL=VBE固定參考偏壓VBB=VOH-1/2VBE=-3/2VBE參考電壓與邏輯電平關(guān)系：參考電壓取在高、低電平的中心，可使高1805．2ECL電路的邏輯擴(kuò)展5．2ECL電路的邏輯擴(kuò)展181集成電路原理ppt課件1825．3ECL電路的版圖設(shè)計(jì)特點(diǎn)根據(jù)劃分隔離區(qū)購原則，圖5．5所示電路可劃分為以下14個(gè)隔離區(qū)：定偏管Q4和Q8各占一個(gè)區(qū)，但為了使“或”端和“或非”端的平均延遲相對(duì)稱，其隔離區(qū)的面積要與輸入管Q1，Q2，Q3以及Q5，Q6，Q7，的隔離區(qū)的面積一樣。5．3ECL電路的版圖設(shè)計(jì)特點(diǎn)根據(jù)劃分隔離區(qū)購原則，圖5183集成電路原理ppt課件1841．晶體管和二極管的圖形結(jié)構(gòu)設(shè)計(jì)3．2元器件的設(shè)計(jì)晶體管和二極管的圖形結(jié)構(gòu)設(shè)計(jì)主要由電學(xué)參數(shù)決定。電路的延遲時(shí)間與平均輸入電容、集電極電容及負(fù)載電容有關(guān)，由晶體管原理知，基區(qū)波越時(shí)間是影響晶體管特征頻率的主要矛盾，而發(fā)射結(jié)電容和發(fā)射極電流也對(duì)特征頻率有重要影響，所以采用比較狹窄的發(fā)射區(qū)，減小基區(qū)寬度及增加發(fā)射區(qū)-基區(qū)結(jié)的雜質(zhì)濃度梯度是提高特征頻率的重要措施。根據(jù)各種類型晶體管的最大工作電流及單位有效發(fā)射區(qū)周長的電流限制，可確定各管的發(fā)射區(qū)有效周長。根據(jù)電路的參數(shù)要求，結(jié)合現(xiàn)有的工藝水平，輸入管采用雙基極條結(jié)構(gòu)，以獲得較高的特征頻率；輸出管采用梳形結(jié)構(gòu)，以適應(yīng)大電流容量的要求，且能保證為了減少集電極串聯(lián)電阻rcs，所有晶體管集電極窗口均采用磷穿透擴(kuò)散良好的頻率特性；參考電源部分的晶體管和二極管不是處于開關(guān)工作狀態(tài)，對(duì)特征頻率沒有要求，為了提高成品率，尺寸可以適當(dāng)放寬。為了減少集電極串聯(lián)電阻rcs，所有晶體管集電極窗口均采用磷穿透擴(kuò)散1．晶體管和二極管的圖形結(jié)構(gòu)設(shè)計(jì)3．2元器件的設(shè)計(jì)1852．電阻的圖形結(jié)構(gòu)(3)RB阻值較大，但對(duì)精度的要求不高，所以采用基區(qū)溝道電阻?？紤]到基區(qū)寬度較窄，由于工藝的不均勻性，在電路工作時(shí)有的RB可能出現(xiàn)夾斷現(xiàn)象，所以基區(qū)溝道電阻比其他基區(qū)擴(kuò)散電阻增加了一次硼擴(kuò)散，以防止RB夾斷。根據(jù)各電阻在電路中的作用、阻值的大小及電路性能對(duì)其精度的要求，設(shè)計(jì)成不同的圖形結(jié)構(gòu)。(1)RC，及RE阻值較小，但其比值對(duì)輸出電平有較大影響，