集成電路版圖設(shè)計(jì)筆試面試大全整理

集成電路版圖設(shè)計(jì)筆試面試大全整理1.我熟練使用UNIX操作系統(tǒng)和多種軟件，如L_edit、Calibre、Cadence、Virtuoso、Dracula、DIVA等，進(jìn)行IC版圖繪制和后端驗(yàn)證，如DRC、LVS、ERC等。2.對于電路的了解，我認(rèn)為非常重要。我會(huì)在設(shè)計(jì)中考慮電路的特性和性能。3.我使用的工具包括L_edit、Calibre、Cadence、Virtuoso、Dracula、DIVA等軟件，以及UNIX操作系統(tǒng)。4.我曾經(jīng)負(fù)責(zé)過Amplifier、Comparator、CPM、Bandgap、Accuratereference、Oscillator、IntegratedPowerMOS、LDOblocks和Pad、ESDcells以及top的整體布局連接等模塊的設(shè)計(jì)。5.我曾經(jīng)使用過雙阱工藝，該工藝采用在高阻襯底上形成P阱和N阱的方式，以獨(dú)立調(diào)節(jié)兩種溝道MOS管的參數(shù)，達(dá)到最優(yōu)特性。制作MOS管時(shí)，我使用SiO2層進(jìn)行注入，以進(jìn)行調(diào)溝或調(diào)節(jié)開啟電壓。6.做好一個(gè)版圖需要注意以下幾點(diǎn)：首先，要仔細(xì)考慮floorplan，特別是對于敏感模擬電路和數(shù)字電路的布局要分類處理，將敏感模擬電路緊密保護(hù)起來并與數(shù)字電路隔離。其次，要注意電路的特性和性能，將高擺幅的模擬電路放置在敏感模擬電路和數(shù)字電路之間，數(shù)字電路應(yīng)以速度和功能來分類。最后，要注意布線問題，加以討論調(diào)整?？傮w來說，做好一個(gè)版圖需要仔細(xì)考慮各個(gè)方面的問題，并進(jìn)行綜合考慮和調(diào)整。電路在進(jìn)行布局和擺放電路時(shí)，需要考慮電路的對稱性和相似性，以及出線情況。同時(shí)，需要評估電路的模塊數(shù)量、Cell數(shù)量以及占總面積的比例等因素，以便分步進(jìn)行布局，并安排時(shí)間表。在擺放電路時(shí)，需要考慮模塊之間的走線，避免時(shí)鐘信號(hào)線對單元以及內(nèi)部信號(hào)的干擾。同時(shí)，還需要考慮電源線和地線的布局方式，以減小數(shù)字噪聲對模擬電路的注入，并最小化耦合效應(yīng)。最后，需要養(yǎng)成一個(gè)良好的設(shè)計(jì)習(xí)慣，采用一些簡單直接的版圖設(shè)計(jì)技巧，以避免未知因素導(dǎo)致的失效。Layout設(shè)計(jì)是集成電路設(shè)計(jì)中非常重要的一環(huán)，其主要任務(wù)是將電路設(shè)計(jì)轉(zhuǎn)化為實(shí)際的物理布局。在這個(gè)過程中，需要考慮的因素非常多，包括電路的性能、可靠性、功耗、布局密度等等。下面將介紹一些Layout設(shè)計(jì)中需要注意的問題。首先，需要對電路進(jìn)行分區(qū)，根據(jù)評估的大小對各部分進(jìn)行擺放，以達(dá)到最好的效果和連線方式。在進(jìn)行走線時(shí)，需要規(guī)范走線空間和走線路徑，特別是對于power/ground和較為重要的線，需要考慮其整體走向，以達(dá)到簡潔和安全的效果。其次，需要對電路進(jìn)行標(biāo)記，即在版圖上打上label、pin或?qū)傩缘葮?biāo)記，以便于知道已經(jīng)畫好的是哪一部分電路，以及是否連接正確。隨著電路的逐漸擴(kuò)大，這些標(biāo)記的重要性也越來越大。另外，在Layout設(shè)計(jì)中還需要考慮保護(hù)環(huán)和防止latchup的問題。保護(hù)環(huán)的作用包括隔離敏感模塊與其他電路產(chǎn)生的襯底噪聲，防止噪聲對電路產(chǎn)生干擾；防止latchup則是防止由于PN結(jié)的正反向偏置不當(dāng)而導(dǎo)致電路失效。為了正確防護(hù)latch-up，需要在版圖中放置保護(hù)環(huán)(guardring)。保護(hù)環(huán)的基本概念主要分成兩種：多數(shù)載流子保護(hù)環(huán)和少數(shù)載流子保護(hù)環(huán)。在放置保護(hù)環(huán)時(shí)，需要注意將噪聲電路與易受干擾的電路離得很遠(yuǎn)，盡量將噪聲電路安排在芯片的邊角部位，并做隔離或打上guardring以防萬一。在分析保護(hù)環(huán)的寄生情況時(shí)，我們可以看到Nwell中的P+、Nwell、P-sub形成了縱向的PNP三極管，其中P+為發(fā)射極；P-sub中的N+、P-sub、Nwell則組成了橫向的NPN三極管，N+為發(fā)射極。簡單來說，MOS的源/漏極就是寄生三極管的發(fā)射極。保護(hù)環(huán)中摻雜不同類型雜質(zhì)的少數(shù)載流子會(huì)形成反偏結(jié)提前收集引起閂鎖的注入少數(shù)載流子；而摻雜相同類型雜質(zhì)的多數(shù)載流子則減小多數(shù)載流子電流產(chǎn)生的降壓。少數(shù)載流子保護(hù)環(huán)深度較深，可以有效地提前收集電子，防止其進(jìn)入Nwell，減少PNPN結(jié)構(gòu)發(fā)生latchup的風(fēng)險(xiǎn)。多數(shù)載流子保護(hù)環(huán)則收集空穴，但因?yàn)镻型襯底的存在，空穴會(huì)進(jìn)入到襯底中，因此多數(shù)載流子保護(hù)環(huán)本質(zhì)上是降低了局部的電阻。在版圖設(shè)計(jì)中，數(shù)字模擬ESD和LATCHUP都是需要考慮的問題。為了防止ESD，每個(gè)PAD與內(nèi)部連接最好經(jīng)過一個(gè)小電阻，但要注意此電阻不能影響正常功能。與PAD連接的ESD管要遵守規(guī)則，漏極與GATE的距離要比正常的拉大一些，如果是采用高壓制程則按高壓MOS畫法。ESDcell要用兩層guardring圍繞，一層接VDD一層接GND。在輸出之驅(qū)動(dòng)級(jí)PMOSNMOS中，要拉開距離以防止latchup。在施密特觸發(fā)器中，需要用guardring圍繞那兩顆特殊MOS(接GND的PMOS和接VDD的NMOS)。容易被穿透。因此，在設(shè)計(jì)時(shí)應(yīng)該盡可能使用多層金屬來進(jìn)行布線，并且要注意將地線布滿整個(gè)布局，以便起到良好