2023年研究生類研究生入學(xué)考試專業(yè)課電氣與電子信息-數(shù)字電路歷年高頻考題帶答案難題附詳解

2023年研究生類研究生入學(xué)考試專業(yè)課電氣與電子信息-數(shù)字電路歷年高頻考題帶答案難題附詳解（圖片大小可自由調(diào)整）第1卷一.歷年考點(diǎn)試題黑鉆版(共50題)1.對于JK觸發(fā)器，若J=K，則可完成______觸發(fā)器的邏輯功能。A.SRB.DC.TD.JK2.從結(jié)構(gòu)上看，PROM和PLA都有一個(gè)______和一個(gè)______。3.在基于VerilogHDL的觸發(fā)器的設(shè)計(jì)中，能夠?qū)崿F(xiàn)下降沿觸發(fā)的關(guān)鍵字是______。A.posedgeB.negedgeC.notif0D.notif14.用5級觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器的模值為______；構(gòu)成扭環(huán)形計(jì)數(shù)器的模值為______。5.DTL與非門電路如圖所示，估算輸入VI=0.3V和VI=3.7V時(shí)的VO。

6.VerilogHDL的常量是一個(gè)恒定不變的數(shù)，一般在______定義。7.邏輯函數(shù)F=+C·D，其反函數(shù)=______，其對偶式F*=______。8.只讀存儲(chǔ)器ROM有______、______和______等類型。9.利用門電路的傳輸時(shí)間，可以把______個(gè)與非門首尾相接，組成多諧振蕩器。A.8B.7C.6D.410.具有N個(gè)存儲(chǔ)單元所組成的存儲(chǔ)器，需要地址位數(shù)是______A.NB.log2NC.N/2D.N×811.TTL與非門的兩個(gè)狀態(tài)通常稱為關(guān)態(tài)和開態(tài)，當(dāng)輸入有一為低電平時(shí)，對應(yīng)的是______態(tài)；當(dāng)輸入全為高電平時(shí)對應(yīng)的是______態(tài)。12.在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有______信號。A.2個(gè)B.4個(gè)C.8個(gè)D.16個(gè)13.脈沖單元電路主要有______、______和______。14.若4位同步二進(jìn)制加法計(jì)數(shù)器當(dāng)前的狀態(tài)是0111，下一個(gè)輸入時(shí)鐘脈沖后，其內(nèi)容變?yōu)開_____。A.0111B.0110C.1000D.001115.基本RS觸發(fā)器可以用______門和______門構(gòu)成。16.一個(gè)8位D/A轉(zhuǎn)換器的量化階梯為0.02V電壓，則當(dāng)輸入為“01001110”時(shí)輸出為______V電壓。17.如圖所示的電路是用施密特觸發(fā)器電路構(gòu)成的多諧振蕩器，試畫出電容器C兩端電壓VC和輸出電壓VO的波形。

18.數(shù)/模轉(zhuǎn)換電路由______、______、______和______構(gòu)成。19.對于或非門，只要有一個(gè)輸入為高電平，則輸出就為______電平，所以對或非門多余輸入端的處理不能接______電平。20.用卡諾圖化簡Y(A，B，C，D)=∑m(3，5，6，7，10)+∑d(0，1，2，4，8)，化為最簡與或表達(dá)式。21.標(biāo)準(zhǔn)與或式是由______構(gòu)成的邏輯表達(dá)式。A.最大項(xiàng)之積B.最小項(xiàng)之積C.最大項(xiàng)之和D.最小項(xiàng)之和22.下列門電路工作速度最快的一種是______。A.TTLB.CMOSC.NMOSD.PMOS23.在圖1所示的電路中，為保證VOL=0.2V時(shí)，V12≤0.5V，試計(jì)算R的最大允許值。電路所用的2輸入端TTL與非門74H00的電路結(jié)構(gòu)如圖2所示。

圖1

圖224.PLD(可編程邏輯器件)屬于______電路。A.非用戶定制B.全用戶定制C.半用戶定制D.自動(dòng)生成25.由10級觸發(fā)器構(gòu)成的二進(jìn)制計(jì)數(shù)器，其模值為______。A.10B.20C.1000D.102426.當(dāng)輸入變量中“1”的個(gè)數(shù)為奇數(shù)時(shí)，奇校驗(yàn)器的輸出為______；當(dāng)輸入變量中“1”的個(gè)數(shù)為偶數(shù)時(shí)，奇校驗(yàn)器的輸出為______。27.當(dāng)某片半導(dǎo)體隨機(jī)存儲(chǔ)器RAM芯片的控制信號CS=0和WE=1時(shí)，則該存儲(chǔ)器______。A.只能進(jìn)行讀操作B.只能進(jìn)行寫操作C.可以進(jìn)行讀或者寫操作D.不能進(jìn)行任何操作28.VerilogHDL程序的每個(gè)模塊的內(nèi)容都是嵌在______兩語句之間的。A.start和endmoduleB.module和endC.module和endmoduleD.start和endstart29.用8級觸發(fā)器可以記憶______種不同的狀態(tài)。A.8B.16C.128D.25630.硅二極管導(dǎo)通和截止的條件是______。A.VD＞0.7V，VD＜0.5VB.VD＞0.5V，VD＜0.7VC.VD＞0.7V，VD＜0.7VD.VD＞0.5V，VD＜0.5V31.VerilogHDL最早被IEEE公布的標(biāo)準(zhǔn)是______。A.IEEESTD1076-1987B.IEEE#1064-1995C.IEEE.STD_LOGIC_1164D.IEEESTD1076-199332.在進(jìn)行VerilogHDL的關(guān)系運(yùn)算時(shí)，如果關(guān)系是真，則計(jì)算結(jié)果為______；如果關(guān)系是假，則計(jì)算結(jié)果為______；如果某個(gè)操作數(shù)的值不定，則計(jì)算結(jié)果為______。33.若與或邏輯函數(shù)表達(dá)式F中的某一個(gè)乘積項(xiàng)為1，則該表達(dá)式F=______。34.函數(shù)是______表達(dá)式。A.或與B.與或非C.與非與非D.或非或非35.在A/D轉(zhuǎn)換器中，已知Δ是量化單位，若采用“有舍有取”方法劃分量化電平，則量化誤差為______Δ。A.1/4B.1/2C.1D.236.兩個(gè)1位二進(jìn)制數(shù)相加叫做______。兩個(gè)同位的加數(shù)和來自低位的進(jìn)位三者相加叫做______。37.下圖是用TTL輸出開路門(OC門)電路驅(qū)動(dòng)CMOS電路的實(shí)例，試計(jì)算上拉電阻RL的取值范圍。TTL輸出開路與非門在VOL≤0.3V時(shí)的最大輸出電流為8mA，輸出端的T5晶體管截止時(shí)有50μA的漏電流。CMOS或非門的輸入電流可以忽略。要求加到CMOS或非門輸入端的電壓滿足VIH≥4V，VIL≤0.3V。給定電源電壓VDD=5V。

38.實(shí)現(xiàn)一個(gè)輸入為1MHz，輸出為1kHz的分頻器，至少需要______個(gè)觸發(fā)器。A.8B.9C.10D.1139.在VerilogHDL中，register型變量有______、______、______和______等4種。40.在A/D轉(zhuǎn)換器中，已知⊿是量化單位，若采用“只舍不取”方法劃分量化電平，則量化誤差為______；若采用“有舍有取”方法劃分量化電平，則量化誤差為______。41.可以用來暫時(shí)存放數(shù)據(jù)的器件稱為______。42.N級觸發(fā)器可以記憶______種不同的狀態(tài)。43.對于低電平是輸出有效電平的譯碼器，每個(gè)輸出都是______。若以這種類型的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加______。44.ispLSI器件中的GLB是指______。A.全局布線區(qū)B.通用邏輯塊C.輸出布線區(qū)D.輸出控制單元45.在VerilogHDL的邏輯運(yùn)算中，設(shè)A=8'b11010001，B=8'b00011001，則表達(dá)式“A&B”的結(jié)果為______。A.8'b00010001B.8'b11011001C.8'b11001000D.8'b0011011146.用代數(shù)法化簡邏輯函數(shù)為最簡與或表達(dá)式。

47.用代碼代表特定信號或者將代碼賦予特定含義的過程稱為______。A.譯碼B.編碼C.數(shù)據(jù)選擇D.奇偶校驗(yàn)48.若一個(gè)10位二進(jìn)制A/D轉(zhuǎn)換器的基準(zhǔn)電壓VREF=-10.24V，則當(dāng)輸入2.56V時(shí)，結(jié)果(二進(jìn)碼)為______。A.0100000000B.1100000000C.1000000000D.010000001049.把代碼的特定含義翻譯出來的過程叫______；n位二進(jìn)制譯碼器有______個(gè)輸入，有個(gè)輸出，工作時(shí)譯碼器只有一個(gè)輸出有效。50.從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫______。第1卷參考答案一.歷年考點(diǎn)試題黑鉆版1.參考答案：C2.參考答案：與陣列，或陣列；3.參考答案：B4.參考答案：5，10；5.參考答案：解：在本題圖所示電路中，輸入由二極管構(gòu)成，輸出由三極管構(gòu)成，所以稱為DTL與非門。

(1)當(dāng)輸入VI=VIL=0.3V時(shí)，假設(shè)二極管D1、D2導(dǎo)通，則P點(diǎn)的電壓為：

VP=VIL+VD=0.3+0.7=1.0V

由于P點(diǎn)的右邊支路經(jīng)過D3、D4和晶體管三極管T下地，如果要使它們導(dǎo)通至少需要3×0.7=2.1V的電壓，現(xiàn)Vp=1.0V，所以D3、D4和T都不能導(dǎo)通，假設(shè)成立，VO=VCC=5V。

(2)當(dāng)V1=VIL=3.7V時(shí)，二極管D1、D2導(dǎo)通，則P點(diǎn)的電壓為：

VP=VIL+VD=3.7+0.7=4.4V

由于P點(diǎn)的右邊支路只需要3×0.7=2.1V的電壓就可以使D3、D4和T導(dǎo)通，而且它們導(dǎo)通后，使P點(diǎn)的電位被鉗位在2.1V，所以假設(shè)不成立，D1、D2被反偏置截止。D3、D4和T導(dǎo)通，則三極管T的基極電流為：

而基極臨界飽和電流為：

因?yàn)镮B＞IBS，所以T飽和，VO=VCES=0.3V。6.參考答案：程序前部7.參考答案：8.參考答案：掩模ROM、PROM、EPROM9.參考答案：B10.參考答案：B11.參考答案：關(guān)；開12.參考答案：D13.參考答案：多諧振蕩器、施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器14.參考答案：C15.參考答案：與非門，或非門16.參考答案：1.5617.參考答案：輸出波形如圖所示。

18.參考答案：數(shù)碼鎖存器、電子開關(guān)、電阻網(wǎng)絡(luò)和求和電路19.參考答案：0(低)；1(高)20.參考答案：解：卡諾圖如圖所示。

最簡與或表達(dá)式為：21.參考答案：D22.參考答案：A23.參考答案：解：在本題圖所示的電路中，當(dāng)門G1處于開態(tài)時(shí)，VOL=0.2V，門G2處于關(guān)態(tài)，要保證V12≤0.5V，根據(jù)電路可知，電阻R上的壓降為：

VR≤0.5-0.2=0.3V

即

整理后得到

則R的最大允許值為0.22kΩ。24.參考答案：C25.參考答案：D26.參考答案：1；027.參考答案：A28.參考答案：C29.參考答案：D30.參考答案：D31.參考答案：B32.參考答案：1，0，x(未知)33.參考答案：134.參考答案：C35.參考答案：B36.參考答案：半加；全加37.參考答案：解：在本題圖所示電路中，當(dāng)TTL輸出開路與非門處于開態(tài)時(shí)VOL≤0.3V，允許流過上拉電阻RL的電流IRL≤8mA，即：

因此

當(dāng)TTL輸出開路與非門處于關(guān)態(tài)時(shí)，T5晶體管截止，門的輸出呈高阻態(tài)，輸出端有50μA的漏電流，此電流在RL上的壓降應(yīng)滿足