計算機行業(yè)產(chǎn)業(yè)互聯(lián)網(wǎng)專題-工業(yè)篇11：EDA · 數(shù)字IC設(shè)計研究框架

產(chǎn)業(yè)互聯(lián)網(wǎng)專題—工業(yè)篇11·數(shù)字IC設(shè)計：研究框架中信證券研究部計算機組楊澤原丁奇馬慶劉2核心結(jié)論：數(shù)字IC設(shè)計覆蓋CPU/GPU邏輯芯片、FPGA/ASIC微處理器芯片等領(lǐng)域，需要EDA工具鏈支撐其全流程設(shè)計。數(shù)字IC領(lǐng)域的EDA需求或占EDA工具的半壁江山，國內(nèi)市場以海外巨頭Synopsys等占據(jù)主流，國產(chǎn)頭部EDA廠商正從邏輯仿真、邏輯綜合、物理驗證等領(lǐng)域加速向數(shù)字EDA全流程拓展，全流程產(chǎn)業(yè)化能力已具雛形?？春脟a(chǎn)EDA長期發(fā)展機遇，建議關(guān)注華大九天、廣立微、概倫電子。EDA·數(shù)字IC設(shè)計：追求芯片設(shè)計的速度、規(guī)模與功耗等，應(yīng)用于CPU、GPU等多個細(xì)分領(lǐng)域計方法較低，對EDA工具依賴度較高，EDA工具性能的優(yōu)劣和平臺能力直接決定了數(shù)字IC設(shè)計的速度、規(guī)模、功耗等指標(biāo)。領(lǐng)域的基礎(chǔ)設(shè)計流程具有較高相似性，但各類芯片自身的特性決定了設(shè)計方法在部分環(huán)節(jié)的設(shè)置與>設(shè)計特點：數(shù)字IC設(shè)計中各環(huán)節(jié)關(guān)聯(lián)緊密程度和人機交互頻繁程度較全定制方法偏低，通過將RTL代碼自動綜合生成門電路、以及自動布局布線實現(xiàn)超大規(guī)模IC的設(shè)計。我們認(rèn)為在數(shù)字IC設(shè)計中，全流程EDA解決方案具有一定優(yōu)勢，但強大的單點EDA工具同樣能夠通過差異化競逐市場蛋糕，設(shè)計經(jīng)驗的積淀、算法的持續(xù)迭代下游需求：數(shù)字類EDA工具或占EDA市場半壁江山，3D封裝、AI和云計算等將持續(xù)帶來新需求加之存儲芯片部分工具亦采用數(shù)字類EDA，數(shù)字IC設(shè)計EDA>發(fā)展方向：下游芯片行業(yè)新興技術(shù)不斷演進，3D封裝等技術(shù)對設(shè)計工具提出新要求，Omdia預(yù)測，2024年全球Chiplet的市場規(guī)模將達(dá)到進行產(chǎn)品創(chuàng)新，技術(shù)升級有望推動EDA工具的進一步革新。產(chǎn)品對比：數(shù)字類EDA領(lǐng)域Synopsys整體領(lǐng)先，國產(chǎn)化率較低，國內(nèi)龍頭全流程形態(tài)已具雛形，替代能力加速突破。也有數(shù)字EDA產(chǎn)品布局，但其營收規(guī)模與三家龍頭廠商仍邏輯綜合工具DesignCompiler、動態(tài)仿真工具VCS、STA工具PrimeTime、形式驗證工具Formality、布局布線平臺ICC2、原型驗證工具投資建議：EDA國產(chǎn)化漸入深水區(qū)，數(shù)字IC設(shè)計EDA全流程能力持續(xù)完善，國產(chǎn)力量正加速崛起具加速自研打造數(shù)字EDA全流程平臺。同時，國內(nèi)EDA龍頭對產(chǎn)品算法持續(xù)創(chuàng)新，有望實現(xiàn)部分工具對全球EDA龍頭的追趕和超越。2）數(shù)字IC設(shè)計EDA點工具產(chǎn)品種類諸多，涉及技術(shù)門類廣闊，外延并購是海外巨頭發(fā)展壯大的必由之路。我們認(rèn)為，國內(nèi)龍頭構(gòu)建其全流程及核心工具競爭力是基礎(chǔ)，亦有望持續(xù)通過并購擴展EDA能力圈。同時，加強產(chǎn)業(yè)鏈上下游合作以持續(xù)地，同時我們建議關(guān)注部分場景具備技術(shù)優(yōu)勢的細(xì)分領(lǐng)域龍頭，建議關(guān)4報告亮點與創(chuàng)新之處梳理了數(shù)字EDA工具對應(yīng)的流程、場景，認(rèn)為此類EDA工具在CPU/FPGA等領(lǐng)域存在較強的下游需求和應(yīng)用空間。數(shù)字電路EDA設(shè)計方法的特點所在。從設(shè)計方法學(xué)角度，EDA工具可分為全定制設(shè)計方法與半定制設(shè)計方法兩大類別。全定制設(shè)計方法學(xué)EDA工具可覆蓋模擬、射頻、存儲、面板等多種場景，半定制設(shè)計方法學(xué)主要覆蓋數(shù)字電路等場景。>我們的價值：梳理了數(shù)字EDA工具對應(yīng)的流程、場景、需求，幫助市場理解數(shù)字EDA全流程以及各個點工具的特點；梳理了數(shù)字IC設(shè)計的方法學(xué)，半定制設(shè)計方法學(xué)運用了預(yù)定義的單元庫、門陣列、功能模塊進行設(shè)計，適用于電路規(guī)模較大的數(shù)字IC設(shè)計；對數(shù)字IC設(shè)計EDA下游市場進行梳理分類，認(rèn)為其在CPU/FPGA等領(lǐng)域存在較強的需求和應(yīng)用空間。歸納了數(shù)字IC設(shè)計EDA的工具框架，重要環(huán)節(jié)包括邏輯綜合、仿真驗證、布局布線等，認(rèn)為需在這些重要品類上具備競爭力，同時具備全流程能力，方可形成數(shù)字IC設(shè)計EDA工具的整體競爭力。>我們的價值：歸納了數(shù)字EDA工具鏈的主要環(huán)節(jié)，包括邏輯仿真、邏及地位，梳理了各環(huán)節(jié)點工具的評判指標(biāo)，總結(jié)了重點環(huán)節(jié)國內(nèi)公司的參與情況及與海外龍頭的差距，同時推演出各環(huán)節(jié)產(chǎn)品的成長邏輯。綜上我們認(rèn)為，需要從多個環(huán)節(jié)的工具來關(guān)注EDA公司的產(chǎn)品力，綜合來評判數(shù)字IC設(shè)計EDA工具的整體競爭力。CONTENTS一．?dāng)?shù)字IC設(shè)計概述：涉及環(huán)節(jié)眾多，驗證環(huán)節(jié)成本占比較高二．下游需求：覆蓋市場規(guī)模近超兩千億，國產(chǎn)化空間廣闊一、EDA·數(shù)字IC設(shè)計1.2流程：覆蓋芯片設(shè)計前后端，追求精度、效率與功耗1.3特點：解決方案擁有優(yōu)勢，設(shè)計經(jīng)驗的積淀驅(qū)動能力提升數(shù)字設(shè)計包括前端和后端，涵蓋RTL設(shè)計、仿真驗證、邏輯綜合、版圖設(shè)計、簽核等核心流程，涉及的核心工具20余款。>1）前端：RTL設(shè)計是數(shù)字芯片電路設(shè)計的起點，邏輯綜合是將RTL代碼轉(zhuǎn)變?yōu)殚T級網(wǎng)表。>2）后端：版圖設(shè)計實現(xiàn)從門級網(wǎng)表到版圖信息的轉(zhuǎn)換；簽核（物理驗證）進行流片前的最終檢查。根據(jù)要求制定根據(jù)要求制定芯片規(guī)格利用測試電路利用測試電路進行測試設(shè)計方案具體設(shè)計方案具體實現(xiàn)架構(gòu)形成形成RTL代碼，描述硬件語言劃分單元模塊劃分單元模塊CTSCTS信號時鐘布線驗證邏輯設(shè)計驗證邏輯設(shè)計的正確性布置信號線布置信號線讓讓HDL形成門級網(wǎng)表netlist數(shù)學(xué)方式驗證一致性數(shù)學(xué)方式驗證一致性利用測試電路進行測試對保持時間、建立時間驗證噪聲、衍生等問題噪聲、衍生等問題的驗證檢查時序問題檢查時序問題電氣檢查電氣檢查規(guī)則檢查7RTL代碼編寫：用硬件描述語言，如VHDL/VerilogVerilog,對電路以寄存器之間的傳輸為基礎(chǔ)進行描述ImplementaphysicallayoutRTL代碼編寫：用硬件描述語言，如VHDL/VerilogVerilog,對電路以寄存器之間的傳輸為基礎(chǔ)進行描述Implementaphysicallayoutofthedesignbyassemblingthepre-definedlayoutsofallcomponents.功能仿真：通常是有DV工程師來完成這部分工作，邏輯綜合：將電路的行為級描述，特別是RTL級描述轉(zhuǎn)化成STA：靜態(tài)時序分析statictiming，也就是Afteraphysicallayoutofthedesign,thefunctionalverificationandtimingverificationmustbedoneineachprocedure.Allthephysicaleffectsthatthemanufacturingprocessaddstothedesignaremodeled.數(shù)字設(shè)計：采用半定制設(shè)計方法以適應(yīng)超大規(guī)模電路設(shè)計。>設(shè)計方法：主流設(shè)計方法包括全定制設(shè)計（Full-Custom）和半定制設(shè)計（Semi-Custom）兩類。全定制設(shè)計從原理到設(shè)計到版圖設(shè)計、測試設(shè)計都需要人工完成大多數(shù)工作，適用于模擬/數(shù)模混合、射頻、存儲、面板等領(lǐng)域。半定制設(shè)計方法運用預(yù)定義的單元庫、門陣列、功能模塊進行設(shè)計，適用于電路規(guī)模較大的ArchitectureSpec：架構(gòu)工程師進行架構(gòu)設(shè)Arch/AlgorithmEmulation：算法工程師進行8前端后端ASIC前端后端ASICTimingSignoff9RTL（RegisterTransferLevel，寄存器傳輸級）是邏輯設(shè)計的主流方式，數(shù)字電路設(shè)計的起點環(huán)節(jié)。>特點：通過描述寄存器到寄存器之間的邏輯功能描述電路的HDL層次，但不涉及寄存器和組合邏輯的設(shè)計細(xì)節(jié)，例如使用了多少邏輯門，邏輯門之間的連接拓?fù)浣Y(jié)構(gòu)等。RTL級是比門級更高的抽象層次，因此使用RTL級語言描述硬件電路一般比門級描述更加簡單高效。>流程：設(shè)計前需確定芯片工藝、制定Spec，設(shè)計重點包括時鐘域、時序邏輯、組合邏輯，設(shè)計后需進行代碼規(guī)則檢驗。>語言：VHDL（美國國防部開發(fā)）、Verilog（由Gateway創(chuàng)立，后被Cadence收購）是電子領(lǐng)域的通用硬件描述性語言。RTL設(shè)計工具主要包括coding和debug兩個環(huán)節(jié)，其中coding工具市場較為分散。），1.2.2流程2—驗證：幾乎貫穿芯片驗證定義：通過仿真、時序分析、上板調(diào)試等手段檢驗設(shè)計正確性的過程，貫穿了設(shè)計的每個階段。>在FPGA/IC開發(fā)流程中，驗證主要包括功能驗證和時序驗證兩個部分。功能驗證可劃分為前端仿真和后端仿真，前端主要為了檢測功能邏輯的缺陷，后端是為了檢測物理電路由延遲導(dǎo)致采樣失敗所產(chǎn)生的功能缺陷。驗證成本快速增長：驗證成本的增長速度遠(yuǎn)高于設(shè)計成本。>根據(jù)西門子數(shù)據(jù)，包括工程師、軟件、硬件在內(nèi)的驗證資源將占到整個前端設(shè)計的70%，而設(shè)計本身只占30%，未來驗證在整個集成電路行業(yè)當(dāng)中的占比會越來越高。驗證工程師與設(shè)計工程師的數(shù)量大概在2~3:1。工程師人數(shù)（單項目平均）8642020102012設(shè)計驗證1.2.2流程2—驗證：幾乎貫穿芯片設(shè)計全周期，方式和種類繁多設(shè)計驗證驗證流程與設(shè)計流程相交織，貫穿芯片設(shè)計的全周期，根據(jù)RTL設(shè)計和物理設(shè)計兩個階段可分為前端驗證和后端驗證。>前端驗證包括軟件仿真、硬件仿真、原型驗證、形式驗證等環(huán)節(jié)；后端驗證包括形式驗證時序分析、門級仿真、功耗電壓降分析、物理 ），1.2.2流程2—驗證：軟件+硬件多種驗證方式應(yīng)對不同驗證場景驗證方法：驗證種類日趨豐富，包括功能驗證（邏輯仿真）、形式驗證、原型驗證等。驗證方式分為動態(tài)驗證和靜態(tài)驗證，形式驗證是靜態(tài)驗證主要方式。>驗證層次：模塊級驗證，子系統(tǒng)級驗證和系統(tǒng)級驗證，不同層次采用不同驗證方法。>硬件驗證比例提升：在前期RTL代碼驗證階段，傾向于采用硬件仿真加速模式；當(dāng)設(shè)計成熟度達(dá)到80%以上，軟件團隊開始介入時，就會將設(shè)計遷移到原型驗證平臺，直至最終流片。），1.2.2流程2—邏輯仿真：判斷RTL代碼能否實現(xiàn)設(shè)計功能邏輯仿真屬于動態(tài)驗證，指完成RTL設(shè)計后，通過軟件仿真來驗證電路設(shè)計的功能行為，判斷RTL代碼設(shè)計的功能正確性，不考慮電路內(nèi)部邏輯與互連的延時，又叫前仿真。系統(tǒng)層次的驗證無法通過功能仿真實現(xiàn)。主要指標(biāo)是功能覆蓋率。）；有可能的情況scenarios與狀態(tài)states；無法驗證是否存在軟件上的問題；缺邏輯仿真歷經(jīng)三代發(fā)展，并行仿真技術(shù)成為當(dāng)前主流。>第一代商用仿真技術(shù)出現(xiàn)于上世紀(jì)80年代后期，以Verilog－XL和RapidSim等解釋代碼仿真器為代表，相關(guān)產(chǎn)品運行速度極為緩慢，但可以滿足當(dāng)時小型設(shè)計的需求。第二代仿真技術(shù)出現(xiàn)于90年代中期，以編譯代碼仿真器為代表，在運行仿真之前將源代碼轉(zhuǎn)化為機器代碼，以此滿足逐漸變大的設(shè)計規(guī)模對速度和容量的要求。隨著設(shè)計規(guī)模持續(xù)增大，仿真需求持續(xù)提高，多核并行的第三代仿真技術(shù)出現(xiàn)，考慮到前兩代仿真技術(shù)都各自發(fā)展了20年左右，多核并行仿真技術(shù)或?qū)⒊蔀槲磥?0年的1.2.2流程2—形式驗證：判斷綜合前后電路的等價性形式驗證（FormalVerification）為靜態(tài)驗證方法，一般在邏輯綜合后進行形式驗證，從功能上對綜合后的網(wǎng)表進行驗證。形式驗證可以通過數(shù)學(xué)方法遍歷狀態(tài)空間，進而證明設(shè)計行為符合屬性描述。>等價檢查（EquivalenceCheck）：用來保證兩個電路的行為是等價的，檢查不同抽象級的電路是否一致。以功能驗證后的HDL設(shè)計為參考，對比綜合后的網(wǎng)表功能，檢驗是否在功能上存在等價性，保證綜合后沒有改變原HDL描述的功能。>屬性檢查：電路行為通過驗證語言來描述其屬性，隨后通過靜態(tài)方式證明在所有狀態(tài)空間都滿足該條件，否則舉出反例形式驗證工具：Synopsys的Formality，Cadence的Conformal。 ?能夠?qū)υO(shè)計整體進行靜態(tài)驗證，較為穩(wěn)定可靠，迅速，靜態(tài)驗證的一種，等價檢驗為主，不可仿真DUT（被測器），1.2.2流程2—硬件驗證：實現(xiàn)中大規(guī)模芯片軟硬件協(xié)同驗證FPGA原型驗證速度更快，比較適合一些耗時較多的場景，而Emulator在易用性方面大大增強。）：因為在FPGA內(nèi)部可以生成真實電路，并且可以對接真實的硬件子卡，較仿真使用的軟件模型更貼合實際，因此可以發(fā)現(xiàn)更多隱蔽的bug。?特點：1）硬件結(jié)構(gòu)上，多顆FPGA互聯(lián)的引入要求結(jié)構(gòu)上比單板形式的F無法支持多片的FPGA分割，需要配套專業(yè)的FPGA原型分割相關(guān)軟件工具。優(yōu)點是速度快，缺點是調(diào)試不方便，?流程：將ASIC代碼轉(zhuǎn)換成FPGA代碼->編譯與對設(shè)計拆分->綜合->布局布線->從FPGA上下載比特流文件b?特點：1）支持超大規(guī)模（10億門級以上）的設(shè)計容量；2）全自動化的軟件設(shè)置實現(xiàn)流程，基本無需修改硬件連接配置；3）靈活多樣的全系統(tǒng)仿真調(diào)試能力。用戶無需花費大量的時間去考慮如何設(shè)計、如何分割、如何布局布?能對全芯片進行和芯片時序行為一致的硬件仿真，包括全芯片信號的提取，對全芯片的功能、性能、功耗進行系統(tǒng)級的驗證與調(diào)試。一套Emulator的體積大約從一個冰柜到一臺大雙開門冰箱，而大型Emulator的重型驗證系統(tǒng)中大型設(shè)計的自動化原型實現(xiàn)從千萬門到十億門級別（中型芯片項目或大型項目的一部分功能驗證大型項目經(jīng)常需要以月計的時間投入，僅有少數(shù)產(chǎn)高硬件仿真器更大且復(fù)雜的SoC完整設(shè)計軟硬件協(xié)同驗證和整個系統(tǒng)超大容量，支持?jǐn)?shù)十億到百億門以上的設(shè)計規(guī)模（盡可能仿真實際的軟件上配備專門的布局布線算法，因此大項目的編譯時間比原型驗證基于FPGA的仿真器：1MHz-ASCI流程基本自動化，低無法支持高速的物理定義：屬于時序驗證。采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大和最小路徑延時的分析，找出違背時序約束的錯誤。>特點：1）由于不需要仿真，靜態(tài)時序仿真的分析和運行時間遠(yuǎn)遠(yuǎn)短于對RTL和門級的仿真驗證。2）由于只檢查觸發(fā)器的時序，不做整個電路的功能驗證，因而不需要產(chǎn)生測試向量對電路所有的功能點進行驗證。目前靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)>環(huán)節(jié)：幾乎存在于后端的每一個節(jié)點中。從邏輯綜合開始，掃描鏈插入到布局到時鐘樹綜合再到布線階段都需要做一次靜態(tài)時序分析，以保證這個階段的建立時間和保持時間是收斂的，進而確認(rèn)每個階段的結(jié)果是正確的，進而交給下一個階段。因此STA工具也是最重要靜態(tài)時不需要輸入向量就能窮盡所有的路徑；運行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果靜態(tài)時序分析只能對同步電路進行分析，而不能對異步電路進行時序動態(tài)時比較精確，而且同靜態(tài)時序相比較，分析速度較慢；需要使用輸入矢量，這使得它在分析的過程中有可能會遺漏一些關(guān)鍵路徑，著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長，且），），1.2.3流程3—邏輯綜合+DFT：HDL代碼轉(zhuǎn)變?yōu)檫壿嬀C合（LogicSynthesis）是將描述RTL級電路的HDL/VHDL代碼轉(zhuǎn)換為門級網(wǎng)表的過程，其目的是決定電路門級結(jié)構(gòu)，尋求時序與面積的平衡，尋求功耗與時序的平衡，增強電路的測試性。一般邏輯綜合的過程為轉(zhuǎn)譯（Translation）+優(yōu)化（Optimization）+映射（Mapping）。>轉(zhuǎn)譯：讀入電路的RTL級表述，并翻譯為相應(yīng)的功能塊及其之間的拓?fù)浣Y(jié)構(gòu)。>優(yōu)化：根據(jù)所施加的時序和面積約束，按照一定算法對轉(zhuǎn)移結(jié)果進行邏輯重組和優(yōu)化，推斷出滿足設(shè)計指標(biāo)要求的門級>映射：將門級網(wǎng)表映射到晶圓廠給定的工藝庫上，從目標(biāo)工藝庫中搜索符合條件的單元，構(gòu)成該工藝庫對應(yīng)的門級網(wǎng)表。 ），），可測性設(shè)計DFT（DesignForTest）是指通過插入硬件邏輯進行芯片測試的設(shè)計環(huán)節(jié)。其主流技術(shù)包括邊界掃描、內(nèi)建自測試以及自動測試向量生成三種方向。掃描鏈（ScanChain）針對時序電路，測試寄存器（Flip-Flop）和組合邏輯。通過在IC的輸入輸出引腳處放置邊界掃描單元（BoundaryScanCell），測試芯片中存儲資源（ROM/RAM在芯片設(shè)計中加入一些額外自測試電路，通過從外部施加控制信號運行內(nèi)建的自測試軟硬件檢查電路的缺陷與故障測試向量是基于掃描鏈，根據(jù)算法推算出應(yīng)該加載到掃描鏈上的激勵序列和期望序列。測試中的側(cè)視圖形向量由程序自動生成，測試向量按順序加載到IC輸入1.2.4流程4—版圖設(shè)計：物理實現(xiàn)是門級網(wǎng)表到版圖信息的轉(zhuǎn)換過程版圖設(shè)計是數(shù)字后端設(shè)計的開始，指借助編輯器確定芯片的幾何參數(shù)以及不同模塊與輸入、輸出端口的具體位置，將芯片從抽象的原理圖轉(zhuǎn)化為具體的版圖，使用自動布局布線EDA工具APR（AutoPlacing&Routing）。>是決定芯片是否能夠流片的首要前提。包括消除布線擁塞(congestion)、優(yōu)化時序（timing）、減小耦合效應(yīng)（coupling）、消除串?dāng)_（crosstalk）、降低功耗、保證信號完整性（signalintegrity）、預(yù)防DFM問題和提高良品率等布線的優(yōu)化工作。>超大規(guī)模集成電路多層布線采用自動布線方法，對EDA工具中所采用的布線算法和優(yōu)化的方法的依賴度較高。 包括布線后的優(yōu)化，主要是調(diào)用包括布線后的優(yōu)化，主要是調(diào)用PR工具的算法對design中的net進行自動布線，并在布線后繼續(xù)優(yōu)化timing,area和power等。對設(shè)計中所有的單元進行信號線的連接。保證滿足時序要求。同時會對繞線過程中的DRC進行修復(fù)工作。最重要的就是能否繞通，也就是是否能夠?qū)⒗@線后的DRC/short降至最低甚至CTS階段(ClockTreeSynthesis)主生成，在滿足時鐘drv約束的前提以主要內(nèi)容是根據(jù)floorplan和place的結(jié)果合理構(gòu)建時鐘樹，并對有timing插入buf，優(yōu)化邏輯等等操作。旨在在設(shè)計初期，基于當(dāng)前宏觀floorplan進行一個宏觀的規(guī)劃，包括像模塊大小的規(guī)劃，Macro的擺放，電地power走線的規(guī)劃。出pin的規(guī)劃。decap的擺放，endcap的擺放，welltap的擺放等等）， 件工程更改命令ECO（EngineeringChangeOrder）：布線完成后已經(jīng)基本確定芯片的物理實現(xiàn)，但仍需要由設(shè)計人員根據(jù)靜態(tài)時序分析和后仿真中所暴露出來的問題，對電路和標(biāo)準(zhǔn)單元布局進行小范圍調(diào)整。目的是保持原設(shè)計布局布線結(jié)果基本不變的前提下修復(fù)芯片時序、DRC、DRV以及功耗等的剩余違例，最終達(dá)到芯片的簽核標(biāo)準(zhǔn)。>LogicECO是對網(wǎng)表的邏輯功能的修改。在芯片設(shè)計的后期階段，前端工程師可能會因為發(fā)先設(shè)計上的某些bug而需要對電路做修改，而此時的schedule已經(jīng)不允許重新綜合，因此會選擇在PR的網(wǎng)表上進行邏輯修改，一般情況是會增加一些邏輯或者將某些邏輯的net重新連接。>PhysicalECO主要是針對PR工具無法完全自動修正的問題進行手動修正。一般包括TimingECO、DRCFIX等。），>版圖設(shè)計過程的紕漏可能會導(dǎo)致版圖布局與原理圖>版圖設(shè)計過程的紕漏可能會導(dǎo)致版圖布局與原理圖之間存在差異。為了使版圖能夠按設(shè)計預(yù)期運行，必須保證版圖設(shè)計與原理圖設(shè)計的一致性；>LVS通過從版圖中獲取網(wǎng)進行比較，檢查器件、參數(shù)、電路連接是否存在不匹配，以及是否有短路、開路等情況的發(fā)生。>隨著制造工藝不斷進步，版圖密度持續(xù)提高，線路的寄生效應(yīng)不再是一個可以被忽略的因素，若不對其進行處理，寄生效應(yīng)可能會產(chǎn)生信號延遲、噪音以及壓降等各方面的影>PEX通過提取電路中的寄寄生參數(shù)對芯片的影響，簽核signoff是指將設(shè)計數(shù)據(jù)交給芯片制造廠商生產(chǎn)之前，對設(shè)計數(shù)據(jù)進行復(fù)檢，確認(rèn)設(shè)計數(shù)據(jù)達(dá)到交付標(biāo)準(zhǔn)的過程。>物理驗證是Signoff最重要的環(huán)節(jié)之一，指對芯片制造過程中可能出現(xiàn)的物理效應(yīng)進行仿真，并對設(shè)計規(guī)則進行檢驗。>物理驗證主要涉及的環(huán)節(jié)包括DRC、LVS以及PEX等。設(shè)計師通過檢查版圖是否符合Foundry廠商的工藝規(guī)則，是否與便可以交由Foundry廠商進行流片。signoff——drvcheck最大傳輸時間檢查和最大電容檢查——SI電源完整性分析關(guān)注芯片是否滿足工藝設(shè)計規(guī)則，物理設(shè)計與邏輯網(wǎng)表的關(guān)注最終輸出的邏輯網(wǎng)表與最初輸入的邏輯網(wǎng)表之間的一CLPsignoff關(guān)注在低功耗設(shè)計中引入的特殊單元，電源域劃分及組成>芯片的版圖設(shè)計需要符合Foundry廠商提供的工藝規(guī)則，以保證其性能的穩(wěn)>DRC被用于檢查版圖設(shè)計結(jié)果是否符合其對應(yīng)的工藝規(guī)則。設(shè)計師用EDA驗證工具檢查版圖文件的幾何參數(shù)（如間距、寬度等），并標(biāo)記其不符合工藝規(guī)則要求的情況。并提高版圖的準(zhǔn)確度。并提高版圖的準(zhǔn)確度。功能設(shè)計與邏輯設(shè)計功能設(shè)計與邏輯設(shè)計FunctionDesignandLogicDesignTimingClosureTop-level/CombinedVerify（Analysis）），數(shù)字設(shè)計各環(huán)節(jié)相對模擬芯片設(shè)計耦合性較弱，國產(chǎn)廠商以點工具切入市場并逐步拓展全流程。>數(shù)字芯片設(shè)計是一個離散的過程，各個環(huán)節(jié)之間相對獨立；>模擬芯片設(shè)計是一個連續(xù)的過程，設(shè)計、仿真等環(huán)節(jié)之間存在重疊，可能出現(xiàn)模塊的生成、布局與走線在同一階段完成的情況。數(shù)字設(shè)計自動化程度較高，使用粘性更弱，國產(chǎn)替代有望加速推進。>在前端環(huán)節(jié)，數(shù)字設(shè)計用硬件語言定義芯片的功能邏輯，產(chǎn)出RTL，通過邏輯綜合工具自動生成門級網(wǎng)表；全定制設(shè)計從MOS管開始，搭建整個模擬電路；均需要一定的人機交互去完成邏輯設(shè)計或原理圖設(shè)計。>在后端環(huán)節(jié)，數(shù)字部分基本實現(xiàn)了全自動化操作，模擬部分需要更多的人機交互去完成版圖設(shè)計等操作。ASICASIC數(shù)字電路覆蓋的半導(dǎo)體市場規(guī)模近4000億美元，占比超八成。根據(jù)WSTS數(shù)據(jù)，2021年微處理器芯片市場規(guī)模是791億美元，邏輯芯片市場規(guī)模為1數(shù)字EDA工具存在廣闊下游市場空間。我們判斷數(shù)字EDA工具占比EDA工具比例近半壁江山，其重要性不言而喻。0 201420152016），2.1.1邏輯芯片CPU和GPU：技術(shù)生態(tài)高壁壘，下游CPU和GPU為邏輯芯片中的主要類別，合并規(guī)模達(dá)600億美元>CPU：根據(jù)ICInsights數(shù)據(jù)，2021年全球微處理器市場規(guī)模達(dá)到1029億美元，預(yù)計2022年達(dá)到1104億美元。其中：2021年，全球計算機CPU市場占微處理器市場比重為35%，全球市場規(guī)模為350億美元，預(yù)計2022年將達(dá)到386億美元。Intel、AMD雙巨頭主導(dǎo)X86處理器市場，2021年分別占據(jù)72%、28%市場份額。>GPU：根據(jù)華經(jīng)產(chǎn)業(yè)研究院數(shù)據(jù)，2020年GPU全球市場規(guī)模為254億美元，預(yù)計2025年市場規(guī)模超千億美元。NVIDIA占據(jù)79%的份額，之后是AMD，占20%的份額，剩余的1%是英特爾。20202021E2022E2023E0“兩大”NPU“兩大”NPU含光FPGA和ASIC芯片兩者市場規(guī)模合計200億美元，市場格局均較為集中，主要被海外半導(dǎo)體廠商占據(jù)。>FPGA：2021年全球銷售額68.6億美元，其中Top4占比96%，英特爾（Xilinx）+AMD（Altera）占比超80%；>ASIC：2018年全球產(chǎn)值148.7億美元，全球市場總體比較分散，包括Xilinx等國際大廠和比特大陸、嘉楠等國內(nèi)廠商。全球FPGA芯片市場規(guī)模（億美元）YoY20162017201820192020§XILINX§XILINX“兩小”TPUTPU寒武紀(jì)谷歌寒武紀(jì)昇騰昇騰百度華為百度語音芯片語音芯片阿里啟英泰倫阿里VPUVPU英特爾云燧云燧燧原………意法半導(dǎo)體,2.1.3意法半導(dǎo)體,MPU和MCU芯片兩者市場規(guī)模合計四百億美元，市場格局均較為集中，份額主要被海外半導(dǎo)體廠商占據(jù)。>MPU：根據(jù)ICInsights數(shù)據(jù)，2021年全球微處理器市場規(guī)模達(dá)到1029億美元，預(yù)計2026年市場規(guī)模達(dá)到1333億美元，CAGR約為5.3%。當(dāng)前全球MPU市場多被英特爾、蘋果和高通等美系廠商占據(jù)。中國廠商如紫光展銳與華為海思已逐步走進國際視野，在21年ICInsight競爭格局中分別位列第八、九位，未來份額有待進一步提升；>MCU：根據(jù)集微咨詢數(shù)據(jù)，2022年全球MCU市場規(guī)模預(yù)計達(dá)211.8億美元，增速為6.15%，長期看AIoT是MCU市場的主要增量。歐美及日韓系廠商在全球MCU市場占據(jù)絕對優(yōu)勢，尤其在汽車/車規(guī)級與工控領(lǐng)域的中高端產(chǎn)品線。其他,英特爾,50.90%微芯,微芯,英飛凌,2.1.4微處理器SoC/DSP：合計近千億美元市場規(guī)模，未來料持續(xù)增長SoC和DSP芯片兩者市場規(guī)模合計千億美元，市場格局均較為集中，份額主要被海外半導(dǎo)體廠商占據(jù)。>SoC：根據(jù)Marketresearchfuture預(yù)測，全球SoC市場規(guī)模將從2017年的1318億美元增長到2023年的2072億美元。國內(nèi)SoC芯片產(chǎn)品覆蓋廣泛，中低端成熟制程SoC已在智能家居領(lǐng)域?qū)崿F(xiàn)初步國產(chǎn)化布局；高端先進制程僅麒麟SoC和國際主流移動處理器的差距最小，但受美國限制無法自主生產(chǎn)；>DSP：根據(jù)Marketinsight數(shù)據(jù)，2021年全球DSP芯片市場銷售額達(dá)到36億美元，預(yù)計2028年將達(dá)到57億美元，年復(fù)合增長率（CAGR）為6.8%。全球市場多被模擬芯片巨頭TI、ADI、恩智浦等占據(jù)，其中TI占據(jù)近50%的市場份額。中國代表廠商有中電14所、38所、湖南進芯電子等。20202020年全球DSP市場梯隊2.2.1技術(shù)方向1：3D封裝使芯片結(jié)構(gòu)更為復(fù)雜隨著芯片對性能、尺寸以及功耗的要求逐漸提高，先進封裝技術(shù)不斷發(fā)展，3D封裝技術(shù)成為主要趨勢之一。>概念：3D封裝即在硅片層面進行封裝，將“小芯片”Chiplet組裝成“大芯片”，從而實現(xiàn)大芯片的性能。相比普通封裝工藝在有限尺寸與功耗下實現(xiàn)了更好的性能表現(xiàn)。接；2）額外的系統(tǒng)級驗證，3D封裝芯片要有跨芯片/Chiplet的分析驗證。3D封裝這一新場景或?qū)θㄖ艵DA工具提出新的能力要求，在工藝適配、設(shè)計方法學(xué)創(chuàng)新等方面或?qū)袑τ贑hiplet來說，將一顆大的SoC芯片拆分成多個芯粒，相較于測試完整芯片難度更大，尤其是當(dāng)測試某些并不具備獨立功能的Chiplet對于Chiplet來說，將一顆大的SoC芯片拆分成多個芯粒，相較于測試完整芯片難度更大，尤其是當(dāng)測試某些并不具備獨立功能的Chiplet時，測試程序更Chiplet設(shè)計制造需要EDA軟件從全方位進行支持，另外各個Chiplet的管理和調(diào)用需要業(yè)界統(tǒng)一的標(biāo)準(zhǔn)。后摩爾時代，Chiplet技術(shù)被視為摩爾定律放緩之后，中國半導(dǎo)體企業(yè)彎道超車的機會。>芯粒（Chiplet）是指具有特定功能且?guī)в袠?biāo)準(zhǔn)互連接口的裸芯片。芯粒的集成方式是一種平衡計算性能與成本，提高設(shè)計靈活度，且提升IP核模塊經(jīng)濟性和復(fù)用性的新技術(shù)，被視為后摩爾時代支撐半導(dǎo)體產(chǎn)業(yè)持續(xù)發(fā)展的重要基礎(chǔ)之一。華為被美國制裁、先進芯片受制之后，Chiplet備受市場關(guān)注。據(jù)Omdia報告，到2024年，Chiplet的市場規(guī)模將達(dá)到58億美元，2035年則超過570億美元，Chiplet的全球市>2022年3月，臺積電、英特爾、微軟等10家芯片廠商成立了通用芯粒高速互連（UCIe）聯(lián)盟，共同推廣UCIe技術(shù)標(biāo)準(zhǔn)。芯粒技術(shù)對半導(dǎo)體IP核的質(zhì)量、芯片設(shè)計能力都有一定的要求，所以具有芯片設(shè)計能力的IP核企業(yè)也將成為芯粒的重要供應(yīng)商Chiplet的設(shè)計制造需要EDA軟件從架構(gòu)到實現(xiàn)再到物理設(shè)計全方位進行支持，另外各個Chiplet的管理和調(diào)用也需要業(yè)界統(tǒng)一的標(biāo)準(zhǔn)。目前，Chiplet技術(shù)缺乏相關(guān)的EDA工具鏈，以及完整且可持續(xù)性的生態(tài)系統(tǒng)。目前臺積電擁有目前臺積電擁有CoWoS/InFO、英特爾擁有EMIB、Fovores3D等，Chiplet使用的先進封裝多種多樣。UCIe1.0標(biāo)準(zhǔn)沒有涵蓋用于在小芯片之間提供物理雖然無需再去設(shè)計復(fù)雜的大芯片，但是將SoC分解Chiplet化，并將其整合到一個2.5D/3D封裝當(dāng)中，會帶來系統(tǒng)復(fù)雜度的大幅提升，在系統(tǒng)設(shè)計方面存），2.2.2技術(shù)方向2：AI與云計算等技術(shù)賦能EDA革新上述技術(shù)趨勢為EDA行業(yè)創(chuàng)造了更高的產(chǎn)品要求，在AI、云計算等技術(shù)的賦能下，全定制設(shè)計EDA工具的性能或?qū)⒂羞M一步突破。>AI技術(shù)：將在EDA領(lǐng)域扮演更重要的角色。芯片復(fù)雜度的提升以及設(shè)計效率需求的提高要求人工智能技術(shù)賦能EDA工具的升級，輔助提升芯片設(shè)計效率。>云計算：在EDA領(lǐng)域的應(yīng)用日趨深入。隨著EDA廠商產(chǎn)品體系與組織架構(gòu)日益復(fù)雜，企業(yè)規(guī)模逐漸擴大，業(yè)務(wù)上云能夠有效避免芯片設(shè)計企業(yè)因流程管理、計算資源不足帶來的內(nèi)耗成本，保障研發(fā)生產(chǎn)效率。3.2產(chǎn)品對比：以邏輯綜合、仿真驗證、布局布線為核心3.3邏輯綜合：DesignCompiler占據(jù)市場主體，具備顯著先發(fā)優(yōu)勢3.5布局布線：ICC2和Innovus引領(lǐng)后端設(shè)計平臺，算法人才優(yōu)勢將支撐國產(chǎn)化突破3.6IP庫產(chǎn)品：兩巨頭借助強大IP提升客戶粘性，國產(chǎn)IP生態(tài)未來可期3.1整體格局：三大廠商產(chǎn)品能力位于第一梯隊Synopsys、Cadence與Mentor占據(jù)行業(yè)龍頭地位，F(xiàn)PGA等細(xì)分領(lǐng)域存在局部領(lǐng)先廠商。>Synopsys：數(shù)字芯片設(shè)計EDA領(lǐng)域領(lǐng)導(dǎo)者，是邏輯綜合等技術(shù)開創(chuàng)者，具有綜合工具DesignCompiler、動態(tài)仿真工具VCS、靜態(tài)時序分析工具PrimeTime、布局布線平臺ICC2等具有市場主導(dǎo)地位的工具系統(tǒng)；>Cadence：傳統(tǒng)優(yōu)勢在定制設(shè)計領(lǐng)域，經(jīng)過長期迭代創(chuàng)新，在數(shù)字設(shè)計領(lǐng)域也具有Innovus物理實現(xiàn)平臺、Xcelium動態(tài)仿真器和Protium/Palladium軟硬件系統(tǒng)驗證平臺等領(lǐng)先的工具系統(tǒng)；>MentorGraphics：物理驗證能力領(lǐng)先，在各關(guān)鍵環(huán)節(jié)具有特色產(chǎn)品，但整體市占率相對較小，已被西門子收購。部分廠商在細(xì)分領(lǐng)域擁有相對較高的技術(shù)壁壘，包括PLD領(lǐng)域的Xilinx、Altera、Lattice等，PCB領(lǐng)域的Altium等?！靀ILINXcadenceCadence與Synopsys營收規(guī)模相當(dāng)。2021財年，Synopsys與Cadence營收分別為42.04億美元與29.88億美元，若剔除IP核等業(yè)務(wù)，兩者營收分別為23.53億美元/26.00億美元；ANSYS為射頻領(lǐng)域龍頭廠商，亦具備數(shù)字IC前后端設(shè)計工具，但營收規(guī)模與Cadence/Synopsys仍有差距。2021年，ANSYS營收為19.07億美元。功能時序仿真驗證功能時序仿真驗證數(shù)字EDA工具覆蓋邏輯綜合、后端布局布線、仿真驗證等主要環(huán)節(jié)，是體現(xiàn)EDA公司核心競爭力的三大重要方向。>仿真驗證工具貫穿了數(shù)字IC設(shè)計的全過程，主要涉及功能驗證和時序驗證，功能驗證包括動態(tài)仿真工具、形式驗證工具、硬件仿真加速和原型驗證工具系統(tǒng)等三類，時序驗證主要為靜態(tài)時序分析STA工具，從時序和功能兩個維度驗證電路能否正確實現(xiàn)其功實現(xiàn)了將RTL代碼自動生成門電路，提升了電路設(shè)計的的硬件仿真加速/原型驗證AprisaAprisa仿真驗證工具貫穿了數(shù)字IC設(shè)計的全過程，從時序和功能兩個維度驗證電路能否正確實現(xiàn)其TempusSignoffSTAVoltusSignoffPowerQuantusSignoffExtractionPegasusDRC,LVS,DFMPegasusTempusSignoffSTAVoltusSignoffPowerQuantusSignoffExtractionPegasusDRC,LVS,DFMPegasusDRC,LVS,DFMRTL設(shè)計邏輯綜合版圖設(shè)計簽核RTLArchitectRTLArchitectTestTestFusionRTL分析+綜合DesignCompilerNXT邏輯綜合TestMAXDFTICICCompilerIIFusionComplierFusionComplierFormality/ECOFormality/ECOPrimePowerPrimePowerValidatorValidatorPrimeECOPrimeECOPrimeShieldPrimeShieldRHRHFusionPrimeTimePrimeTimeStarRCStarRC……StratusStratusSynthesisGenusGenus邏輯綜合ModusDFTRTLPowerRTLPowerJoulesJoulesInnovusInnovus在數(shù)字前端市場，各大廠商邏輯綜合工具主要為Synopsys的DesignCompiler、Mentor的Oasys-RTL和Cadence的Genus。其中，DesignCompiler占據(jù)主導(dǎo)地位。綜合工具的研發(fā)。如今，全球幾乎所有的芯片供應(yīng)商、IP供應(yīng)商和庫供應(yīng)商都支持DesignCompiler，據(jù)Dataquest統(tǒng)計，DesignCompiler已成為目前90%以上ASIC設(shè)計人員廣泛使用>持續(xù)研發(fā)創(chuàng)新，保持產(chǎn)品優(yōu)勢。如在升級版DesignCompilerGraphical中加入物用庫信息和約束條件，生成帶有布局信息的門級設(shè)計結(jié)果，進一步提高綜合與布局布線結(jié)果的一致性，不僅可以更精準(zhǔn)地估算連線延時，上一代產(chǎn)品將時序和動態(tài)功耗的結(jié)果質(zhì)量提升5%4.改進的多線程技術(shù)可在8個核上取得更好的擴展2.周轉(zhuǎn)時間快達(dá)5倍，線性可擴展性超過1000萬個實例3.單元級、塊級和芯片級綜合之間的迭代次數(shù)至少5.數(shù)據(jù)路徑面積減少多達(dá)20%，而不會對性能產(chǎn)生2.OasysRTL在更高級別集成了3.OasysRTL獲得專利的“PlaceFirs實現(xiàn)綜合階段前的RTL“探索”功進行假設(shè)分析，為綜合階段提供質(zhì)實現(xiàn)綜合階段前的RTL“探索”功進行假設(shè)分析，為綜合階段提供質(zhì)比速度提高了5-10倍。帶有智能工作負(fù)載分區(qū)的云就緒分布式處理，并且支持5nm及以下規(guī)綜合和布局之間的時序和面積的correlation減小到5%以內(nèi)，將布局速度提高至傳統(tǒng)解決方案的1.5倍；優(yōu)化后端工序，將布局后時序速度提高了5%。DesignCompiler（DC）系列產(chǎn)品是Synopsys的邏輯綜合工具，采用各類創(chuàng)新技術(shù)，實現(xiàn)了高效率、高性能的RTL綜合能力。DCCompilerDCCompiler系列產(chǎn)品功能與性能特推出邏輯綜合工具BuildGates推出邏輯綜合工具BuildGatesGenus是Cadence打造的大規(guī)模并行RTL和物理綜合工具，用戶包括德州儀器、ImgTec等。>三級并行架構(gòu)釋放性能：1）將綜合周轉(zhuǎn)時間縮短多達(dá)5倍，并可線性擴展超過1000萬個實例。2）物理感知上下文生成功能將單元級和芯片級綜合之間的迭代減少2倍以上，將RTL設(shè)計效率提高多達(dá)10倍；3）新的全局、分析、架構(gòu)級優(yōu)化引擎可以將數(shù)據(jù)路徑面積減少多Cadence依托兩次并購不斷發(fā)展邏輯綜合技術(shù)能力，于2015年推出全新的Genus邏輯綜合工具，目前已具有較強競爭力。推出推出Genus邏輯綜合工具3.3邏輯綜合：以華大九天為代表的國內(nèi)廠商加速突破華大九天實現(xiàn)突破，產(chǎn)品商業(yè)化加速布局。2023年上半年，華大九天推出邏輯綜合工具ApexSyn，該工具實現(xiàn)了從RTL設(shè)計到門級網(wǎng)表的自動綜合、掃描鏈電路插入，以及對設(shè)計進行性能、面積和功耗的優(yōu)化。目前，該工具已在多家客戶實現(xiàn)應(yīng)用落地。ApexSyn的推出補齊了數(shù)字設(shè)計和實現(xiàn)流程的重要環(huán)節(jié)，為華大九天完成數(shù)字電路設(shè)計全流程EDA工具系統(tǒng)的建設(shè)推進了重要一環(huán)。鴻芯微納推出板圖驅(qū)動的邏輯綜合工具。鴻芯微納于2022年12月發(fā)布板圖驅(qū)動的邏輯綜合工具RocSyn，實現(xiàn)邏輯綜合完整流程，支持時序約束（SDC），低功耗設(shè)計，UPF綜合，掃描鏈插入，增量編譯等功能。在延時、面積、功耗、即PPA的性能指標(biāo)上達(dá)到國內(nèi)領(lǐng)先水平。3.4布局布線：兩巨頭難分伯仲，核心在于算法競爭布局布線是數(shù)字EDA系統(tǒng)的核心之一，對設(shè)計效率和質(zhì)量具有重大影響>布局布線在芯片16nm制程后逐漸成為設(shè)計里面的最大瓶頸，單個芯片的邏輯設(shè)計或者功能設(shè)計通常需要一年左右，而后端設(shè)計一般在一年至一年半左右，后端設(shè)計主要依賴于運行EDA工具。>布局布線工具的重要性主要體現(xiàn)在：1）對設(shè)計周期成本具有較大影響，不同工具可差數(shù)月之久；2）將直接影響到公司的成本和利潤，好的布局布線能夠決定芯片的大小，更小的芯片有利于公司利潤提升。>技術(shù)難點：短時間內(nèi)實現(xiàn)在物理約束條件下大規(guī)模電路布局布線的最優(yōu)走線，需要強大的EDA算法支持。>隨著集成電路制造工藝進入7nm以下，數(shù)字芯片中標(biāo)準(zhǔn)單元數(shù)量已經(jīng)達(dá)到億數(shù)量級，EDA算法已經(jīng)成為典型的數(shù)據(jù)密集型計算的典型代表。且現(xiàn)有布局布線方法大都采用組合優(yōu)化算法，可接受的計算時間內(nèi)，不一定能得到局部最優(yōu)解，甚至有可能得到一個劣解，算法復(fù)雜度較高。以上兩點導(dǎo)致EDA算法的計算時間非常冗長，以小時計。APR工具自動生屬層多達(dá)數(shù)層，如何從一個點在只能走直布線的障礙并不斷做出前行的抉擇，穿過層層金屬，最終準(zhǔn)備到達(dá)芯片中的另一個且整體還要滿足時序和總線長最小的目養(yǎng)時間較長，使用ICC2的小公司相對更Cadence：后續(xù)服務(wù)更優(yōu)，使用Inno養(yǎng)時間較長，使用ICC2的小公司相對更Cadence：后續(xù)服務(wù)更優(yōu)，使用Inno兩家算法都在不斷改進的過程中，測試結(jié)在最近的一些比較中，SynopsysICC2的4.基于PrimeTime延遲5.在布線優(yōu)化進程中集成了PrimeTime產(chǎn)品格局：Synopsys的ICC/ICC2與Cadence的Encounter/Innovus是業(yè)界的主流布局布線工具。>Synopsys在布局布線領(lǐng)域具有先發(fā)優(yōu)勢。自2014年Synopsys發(fā)布ICCompilerII以來，ICC2獲得了全球各大廠商的認(rèn)可，客戶包括三星、東芝、ARM、海思、Movidius等。三星于2020年宣布將在其下一代5nm規(guī)格的移動SoC設(shè)計中使用ICC2，并部署機器學(xué)習(xí)技術(shù)。通過將ICC2與Fusion數(shù)字全流程平臺的深度集成，實現(xiàn)數(shù)字后端設(shè)計的賦能。>Cadence推出新一代布局布線工具Innovus，數(shù)字后端工具市場競爭加劇。上一代工具中，ICC憑借顯著的性能優(yōu)勢，比Encounter擁有更大的客戶群；Cadence近年來不斷發(fā)力布局布線能力，推出新一代產(chǎn)品Innovus，試圖與ICC2爭奪數(shù)字后端市場。Synopsys：Fusion平臺通過在自身產(chǎn)品生態(tài)內(nèi)的集成，實現(xiàn)更全面的設(shè)計功能；Cadence：相對而言更偏向于循序漸進，1.1.大規(guī)模并行架構(gòu)，用于處理大型設(shè)計，支持多核工作站上的多線程功能以及計算機2.基于求解器的全新GigaPlace擺放技術(shù)，依據(jù)時序、功率和擁塞數(shù)據(jù)，通過了解對拓?fù)洹⒁_連接和顏色的感知，提供最優(yōu)化的單元擺放、線長、利用3.其他高級節(jié)點技術(shù)，例如通孔支柱、可感知電源完整性的單元擺放和優(yōu)化、功耗時鐘偏斜、連續(xù)擁塞監(jiān)控，以及用于處理自對準(zhǔn)雙圖案的、經(jīng)過優(yōu)化的布線器，以實4.基于機器學(xué)習(xí)的創(chuàng)新功能貫穿整個實施流程，可為具有挑戰(zhàn)性的高性能設(shè)計帶來最1月，國微控股進一步向鴻芯微納增1月，國微控股進一步向鴻芯微納增后改名鴻芯微納，主營EDA軟件研發(fā)。鴻芯微均為資深的EDA行業(yè)高5月Avatar的布局與繞線解決方案通過了TSMC的7納米FinFET鴻芯微納1%的股份（鴻芯微納年初申請破產(chǎn),3月AtopTech被公開拍賣，5月中國東方集團成功收購AtopTech，并改名為Avatar，東方集團董事局主席任董事長。Avatar公司擁有EDA領(lǐng)域頂尖的管理布局布線工具經(jīng)過了三代的演進，第一代以門為中心，第二代以布局為中心，而今發(fā)展到第三代以線為中心，因為布線的功率、時效和可制造性已遠(yuǎn)超邏輯門，以線為中心去開發(fā)新一代布局布線工具，我們預(yù)計將有可能實現(xiàn)彎道超車。>通過并購的方式，鴻芯微納基于AtopTech原有技術(shù)優(yōu)勢，率先推出國內(nèi)首個布局布線工具Aguda，并且已經(jīng)進入國內(nèi)客戶的使用階段，可以支持40nm~5nm工藝，其技術(shù)和產(chǎn)品能力即使在國外市場上也占有一定的地位。>上海立芯科技推出LePlace布局及物理優(yōu)化工具、LePlan自動化布圖規(guī)劃工具，強化布局布線領(lǐng)域的供應(yīng)鏈安全。立，創(chuàng)始團隊多為華Apogee布局與繞線工具?？蛻舭ㄈ恰ilinx等大公司。高峰時年營業(yè)額超過Synopsys起訴注：西門子收購美國Avatar公司，深圳鴻芯微納與美國Avatar并不是分公司關(guān)系，更接近于公司拆分，團優(yōu)化以及AI加速優(yōu)化標(biāo)桿工具相當(dāng)，甚至有5%-10%提升香港科技大學(xué)的前端論文（AttackDirectories香港科技大學(xué)的前端論文（AttackDirectoriesonARM得最佳論文提名9876543210布局布線依賴算法能力，我國科技行業(yè)的發(fā)展積累了大量算法人才和研究基礎(chǔ)，科研論文及學(xué)術(shù)競賽不斷取得豐碩成果。>學(xué)術(shù)競賽成果斐然：CADContest@ICCAD是集成電路芯片設(shè)計與計算機輔助工具研究領(lǐng)域影響范圍最廣、影響力最大的國際學(xué)術(shù)競賽，每年世界各地近200支集成電路領(lǐng)域頂尖研究團隊參與。競賽針對當(dāng)前EDA所面臨的亟需解決的問題，由國際一流集成電路設(shè)計公司直接出題，競賽結(jié)果可以直接轉(zhuǎn)化成工業(yè)界的解決方案。2022年，來自中國內(nèi)地和港臺的華人團隊包攬賽事的所有獎項，尚屬歷史2017福州大學(xué)：朱自然、李興權(quán)，有史以來中國內(nèi)地首次獲得冠軍，也是中國大陸在國際權(quán)威集成電路設(shè)計學(xué)術(shù)競賽中首次獲得冠軍2018福州大學(xué)：朱自然、李興權(quán)、黃志鵬2019福州大學(xué)：朱自然、李興權(quán)2021華中科技大學(xué)獲得布線賽題的冠軍Synopsys打造的VerificationContinuumPlatform是一套覆蓋芯片驗證全過程的解決方案。>驗證功能：該平臺以Verdi系列產(chǎn)品為基礎(chǔ)的調(diào)試平臺，集成了包括仿真、硬件仿真、靜態(tài)與形式驗證、原型設(shè)計、虛擬原型設(shè)計以及功能安全等驗證功能。>其他組件：平臺的驗證IP功能能夠部署業(yè)內(nèi)最新的協(xié)議、接口與存儲器輔助執(zhí)行驗證，VCAutoTestbench,VCExecutionManager等產(chǎn)品為驗證過程提供了自動化的解決方案。統(tǒng)一的調(diào)試平臺驗證工具驗證輔助組件調(diào)試、規(guī)劃與覆蓋：調(diào)試、規(guī)劃與覆蓋：Verdi系列（Verdi,VerdiPower-AwareDebug,VerdiHW/SWDebug,VerdiAdvancedAMSDebug,VerdiProtocolAnalyzer,VerdiPerformanceAnalyzer）,Siloti.仿真仿真VCZ01X虛擬原型設(shè)計虛擬原型設(shè)計VirtualizerVirtualPrototypingServ靜態(tài)與形式驗證靜態(tài)與形式驗證硬件仿真硬件仿真AMAAMA仿真功能安全功能安全VCZ01X原型設(shè)計原型設(shè)計FPGAFPGA驗證VCSpyGlassVerdi驗證驗證IP：Memory,AMBA,Ethernet,MIPI.驗證自動化：驗證自動化：VCAutoTestbench,VCExecutionManagement.VCS系列產(chǎn)品是Synopsys推出的業(yè)內(nèi)具備領(lǐng)先性能的仿真解決方案，在市場上占據(jù)主導(dǎo)地位。>產(chǎn)品構(gòu)成：Synopsys的仿真解決方案以VCS為核心，同時包含VCSXprop、VCSNLP、Certitude、PowerReplay以及Z01X錯誤仿真等組件。>相比于傳統(tǒng)方案，VCS的仿真速度得到了顯著優(yōu)化。VCS配備了細(xì)粒度并行技術(shù)，并通過采用分區(qū)編譯、動態(tài)重新配置以及動態(tài)測試加載等手段，大大縮短了仿真的編譯時間。>市場：目前，全球Top20的半導(dǎo)體公司均使用VCS作為主要驗證解決方案，2021年后，亞馬遜、Almotive等公司也紛紛宣布已部署Synopsys的VCS解決方案，前者將其用于SoC的開發(fā)與驗證，后者則將其用于自動駕駛相關(guān)IP的驗證工作。VCSVCS系列產(chǎn)品構(gòu)成及其對應(yīng)功能VCSXprop為X態(tài)相關(guān)模擬仿真和調(diào)試提供X態(tài)傳播支持VCSNLP提供集成的低功耗仿真和規(guī)則檢查功能PowerReplay早期設(shè)計階段的精確門級功耗分析Certitude提供整體的驗證測試集質(zhì)量評估和調(diào)試功能Z01XFaultSimulation模擬汽車設(shè)備故障，以實現(xiàn)診斷測試和驗證安全機制VCSVCS性能提升方案細(xì)粒度并行（Fine-grainedparallelism）充分利用多核和眾核X86處理器，使RTL仿真運行速度提升至兩倍，門級仿真速度提升至5倍水平。分區(qū)編譯（PartitionCompile）支持用戶僅需編譯已更改部分的代碼即可完成編譯，可以使編譯速度提高10倍左右。動態(tài)重新配置（DynamicReconfiguration）支持用戶僅需編譯一次便可運行不同的配置/測試。動態(tài)測試加載（DynamicTestLoading，DTL）支持用戶在運行時動態(tài)加載或切換測試序列，從而減少整體的運行時間。第三代Xcelium仿真平臺是Cadence旗下基于產(chǎn)品流片的并行仿真平臺，具備運算時間短、應(yīng)用廣泛、操作便捷等特性，成為數(shù)字仿真市場中VCS的重要競爭者。>發(fā)展歷程：Xcelium的加速技術(shù)源自2016年收購的Rocketick，將原有仿真平臺Incisive的C語言源碼與RocketSim的C源碼整合起來，重新編寫成基于GNUC++的全新的驗證平臺，替代Incisive驗證平臺。在二者集成后，RocketSim在Xcelium中繞過了原先Incisive需要PLI接入的問題，進一步提升性能。>特點性能：Xcelium驗證性能提升巨大，對于5千萬門的可綜合SystemVerilogRTL的設(shè)計，Xcelium在8核Linux機器上運行比Incisive在單核Linux機器上運行快4倍。而對于4億門的設(shè)計，Xcelium在6核機器上運行要比Incisive快9.3倍。>多核并行計算技術(shù)顯著縮短SoC面市時間：利用Xcelium可顯著縮短執(zhí)行時間，在寄存器傳輸級（RTL）仿真可平均提速3倍，門級仿真可提高5倍，DFT仿真可提高10倍，節(jié)約項目時間達(dá)數(shù)周至數(shù)月。 Xcelium并行邏輯仿真器特性Synopsys旗下的Formality和Cadence旗下的ConformalLEC是形式化驗證中使用最為廣泛的標(biāo)桿產(chǎn)品。>Formality是一款等效性檢查(EC)工具，使用形式靜態(tài)技術(shù)來確定某一設(shè)計的兩個版本之間是否具有等效功能，支持所有DCUltra和DesignCompilerGraphical的優(yōu)化，因此可提供完全可驗證的理想結(jié)果質(zhì)量，同時支持對上電和斷電狀態(tài)、多電壓、多電源和門控時鐘設(shè)計進行驗證。>Conformal是Cadence家的一款形式驗證驅(qū)動的等效、低功耗和ECO解決方案，使用可為用戶提供獨立的等效性檢查解決方案，支持從RTL到P&R的最終網(wǎng)表驗證設(shè)計，ECO需要采用ConformalECOXL或GXLlicense，被大廠廣泛使用。>其他產(chǎn)品：Cadence開發(fā)了SEC工具套件JasperGold、Synopsys則研發(fā)了SpyGlass工具組件、VCFormal等形式驗證工具系列。 模型檢查ModelChecking原理證明TheoremProving 邏輯等效性檢查Logical（Combinational）EC序列等效性檢查SequentialEC SpyGlass是業(yè)界一款可靠的RTLSignoff解決方案，提供RTL設(shè)計階段的驗證功能。>模塊構(gòu)成：SpyGlass由SpyGlassLint、SpyGlassCDC、SpyGlassRDC、SpyGlassConstraint以及SpyGlassPower五大模塊構(gòu)成。>據(jù)美通社報道，2020年，Synopsys將SpyGlass集成至其連續(xù)驗證平臺，形成產(chǎn)品VCSpyGlass，使其內(nèi)存減少一半的同時，性能提高了約3倍，并使誤報概率大大減小。VCFormal由一套組件構(gòu)成，是一系列完整的形式驗證解決方案。>VCFormal能夠?qū)崿F(xiàn)包括屬性驗證(FPV)、自動提取屬性(AEP)、覆蓋分析器(FCA)、連接性檢查(CC)、時序等效性檢查(SEQ)、寄存器驗證(FRV)、測試平臺分析儀(FTA)、形式導(dǎo)航器(NAV)以及用于驗證標(biāo)準(zhǔn)總線協(xié)議的一組斷言IP(AIP）等一系列功能。 JasperGold產(chǎn)品源自Cadence在2014年收購的JasperDesignAutomation，是形式驗證工具市場上占據(jù)支配地位的明星產(chǎn)品，在業(yè)內(nèi)具備最佳運行時間和容量。>JasperGold形式驗證工具套件包含13個應(yīng)用，其第三代形式化驗證技術(shù)具有如下特點：?SmartProof技術(shù)將開箱即用的證明速?優(yōu)化了RTL設(shè)計的編譯能力，容量提高兩倍，內(nèi)存占用平均減少50%。?全新形式化覆蓋技術(shù)可以完全在JasperGold平臺內(nèi)執(zhí)行IPSignoff，支持多引擎>競品：Synopsys的VCSFormal和Mentor的QuestaFormal等。>用戶：高通、德州儀器、博通、Marvell、ADI、英偉達(dá)、意法半導(dǎo)體、三星、索尼等。3.5.3硬件仿真：邏輯驗證行業(yè)保持穩(wěn)步增長，帶動原型驗證需求提升原型驗證產(chǎn)品屬于CAE板塊下邏輯驗證領(lǐng)域，是CAE板塊下價值占比最大的子領(lǐng)域。期未來邏輯驗證行業(yè)規(guī)模將隨著全球半導(dǎo)體行業(yè)的原型驗證工具是邏輯驗證領(lǐng)域中的一種常用工具，因其優(yōu)異的性能，靈活可擴展等特性受到芯片設(shè)計公司的廣泛青睞、越來越多的應(yīng)用于軟件開發(fā)、硬件驗證和系統(tǒng)驗證中。CPU\GPU等核心數(shù)字芯片晶體管數(shù)量的持續(xù)增加與性能要求的持續(xù)提升，原型驗證工具的重要性與市場空間將進ICPhysicalDesign&Verificatio864202016201720183.5.3硬件仿真：超大規(guī)模電路仿真必備，三巨頭均推出旗艦產(chǎn)品硬件仿真和原型驗證是目前數(shù)字設(shè)計中仿真驗證的重要手段，能夠極大地提升驗證效率，實現(xiàn)將軟件開發(fā)左移。>目前三巨頭均推出硬件驗證組件及系統(tǒng)方案，其中業(yè)界主流的產(chǎn)品是Synopsys推出的HAPS+ZeBu系列，根據(jù)CSIA統(tǒng)計，Synopsys原型驗證方案約占全球市場份額的82.08%，具有絕對市場優(yōu)勢，國內(nèi)廠商思爾芯市場份額約8.88%，全球排名第二。Cadence推出的ZeBuZeBuEmpower2021年3月推出，為數(shù)十億門SoC設(shè)計的軟硬件功耗快速驗證提供可操作的功耗分析，實現(xiàn)每天多次迭代。還可利用功耗分布圖更早識別針對動態(tài)功耗和泄漏功耗的重大改進機會，加速RTL功耗分析和門級功耗簽核ZeBuEP12021年5月，突破性技術(shù)創(chuàng)新。它可提供10MHz性能，以加速高性能計算(HPC)、5G、GPU、人工智能(AI)和汽車等領(lǐng)域規(guī)模高達(dá)20億門級的復(fù)雜SoC的硬件和軟件驗證ZeBuServer-32014年3月推出，構(gòu)建在經(jīng)過驗證的ZeBuServer架構(gòu)之上的高性能仿真平臺，將性能提高了多達(dá)4倍，并使容量提升了3倍，支持最大為30億門的芯片設(shè)計ZeBuServer42018年6月推出，性能是前一代解決方案的兩倍，可支持190億門SoC設(shè)計，能夠?qū)崿F(xiàn)SoC驗證和軟件研發(fā)，對機房的空間需求減少了一半，同時功耗降低了5倍PalladiumPalladiumZ2/ProtiumX2企業(yè)級原型驗證系統(tǒng)2021年4月推出系統(tǒng)動力雙劍(dynamicduo)，雙系統(tǒng)無縫集成統(tǒng)一的編譯器和外設(shè)接口。一代系統(tǒng)基于下一代硬件仿真核心處理器和XilinxFPGA，模塊化編譯技術(shù)也被突破性地應(yīng)用，使得100億門的SoC編譯可以在一天內(nèi)完成。PalladiumZ12015年推出，業(yè)內(nèi)第一個數(shù)據(jù)中心級硬件仿真加速器，憑借企業(yè)級的可靠性和可擴展性，最多能同時處理2304個并行作業(yè)，容量可擴展到92億門PalladiumXPII驗證計算平臺2013年，PalladiumXPII作為PalladiumXP仿真系統(tǒng)的更新產(chǎn)品面世，最多可以將驗證性能再提高50%，更將其業(yè)界領(lǐng)先的容量擴展至23億門IncisivePalladiumIII加速器/仿真器2006年推出，支持最多32位用戶同時運作，單工作站每小時編譯能力可達(dá)3000萬門，并且其容量的調(diào)整范圍可以從每個域/用戶180萬門到整個系統(tǒng)2.56億門VeloceVeloce硬件輔助驗證系統(tǒng)系列產(chǎn)品2021年4月發(fā)布，包括用于虛擬平臺/軟件激活驗證的VeloceHYCON;具備可擴展至150億門電路的總處理容量的硬件仿真器VeloceStrato+;適用于企業(yè)和桌面的多功能原型驗證系統(tǒng)VelocePrimo/VeloceProFPGA。VeloceStrato硬件加速仿真平臺2017年推出，在硬件加速仿真發(fā)展路線上具有戰(zhàn)略性里程，完全加載時容量可達(dá)2.5BG，總吞吐量提高了5倍，可見性時間加快了10倍，編譯時間加快了3倍，以及協(xié)同模型帶寬提高了3倍。VeloceApps2016年3月推出，用于Veloce硬件仿真平臺。新型VeloceApps包括VeloceDeterministicICE、VeloceDFT和VeloceFastPath，可以解決復(fù)雜SoC和系統(tǒng)設(shè)計中的關(guān)鍵系統(tǒng)級驗證難題Veloce22013年，在新的Veloce2產(chǎn)品中增加了VirtuaLAB虛擬實驗室、TestBench加速器等新功能，不僅能夠?qū)浻布铀?，更可將驗證門數(shù)拓展至20億邏輯門。），衡量FPGA原型驗證產(chǎn)品競爭力的評價體系主要包括單元支持最大邏輯規(guī)模、支持可訪問I/O數(shù)目、支持可編程時鐘、實時控制能力、設(shè)計分割自動化能力、與上位機通信支持、調(diào)試能力等七大核心指標(biāo)。隨著數(shù)字芯片設(shè)計復(fù)雜度的不斷提高，客戶設(shè)計中的時鐘需求也在提升，不僅要求原型驗證系統(tǒng)提供隨著數(shù)字芯片設(shè)計的軟件開發(fā)和測試需求的不斷提高，客戶需要原型驗證系統(tǒng)能夠提供簡易便捷的實而且分割過程涉及將設(shè)計映射到FPGA陣列中，并處理數(shù)以萬計的信號互連，自動設(shè)計隨著數(shù)字芯片設(shè)計開發(fā)和驗證過程中軟硬件協(xié)同工作的需求越來越多，用戶需要原型驗證系統(tǒng)來提供機海量數(shù)據(jù)交互。而世界主流先進廠商產(chǎn)品單系統(tǒng)的上位機通信速原型驗證工具并行多顆FPGA的深度調(diào)試能力資料來源：思爾芯招股說明書（申報稿），中信證券ZeBu系列產(chǎn)品是全行業(yè)領(lǐng)先的硬件仿真系統(tǒng)。>收購而來，成市場強有力參與者。2012年Synopsys收購仿真工具供應(yīng)商EVE，得到ZeBu硬件仿真產(chǎn)品線，改善其在硬件仿真市場相對弱勢的地位，使得Synopsys具備與Cadence的Palladium硬件-軟件驗證計算平臺一爭高低的能力。>架構(gòu)創(chuàng)新，性能容量領(lǐng)先。ZebuServer4充分利用其獨特的快速仿真架構(gòu)、先進的商用FPGA以及仿真軟件的創(chuàng)新，性能比傳統(tǒng)硬件仿真解決方案高2倍，容量最高達(dá)到190億門以上。用戶可加快編譯速度，進行高級調(diào)試（包括與Verdi的原生集成）、功耗分析、仿真加速和混合仿真。ZeBuServer4ZeBuServer4Palladium是業(yè)界首個數(shù)據(jù)中心級硬件仿真加速系統(tǒng)，基于Cadence自研CPU開發(fā)的平臺；Protium是基于賽靈思FPGA的平臺。Palladium和Protium使用統(tǒng)一的前端編譯系統(tǒng)和流程，便于將設(shè)計從Palladium移植到Protium。>在基于ProtiumFPGA的原型中，發(fā)現(xiàn)缺陷的速度比仿真快大約5倍，極大提升調(diào)試效率。>Cadence硬件仿真加速平臺Palladium和基于FPGA的原型驗證平臺Protium可將原型仿真時間從數(shù)月縮短到數(shù)天。門級設(shè)計時序簽核解決方案，門級靜態(tài)時序分析的標(biāo)準(zhǔn)產(chǎn)品，容量與性能支持提供準(zhǔn)確的串?dāng)_延遲、噪聲和電壓壓降延遲分析，從而解決90nm及以下規(guī)格門級設(shè)計時序簽核解決方案，門級靜態(tài)時序分析的標(biāo)準(zhǔn)產(chǎn)品，容量與性能支持提供準(zhǔn)確的串?dāng)_延遲、噪聲和電壓壓降延遲分析，從而解決90nm及以下規(guī)格提供包括時序分析檢查、AOCV分析、延遲計算等多種功能。針對時序、DRRC和功耗收復(fù)的物理感知ECO指南；提供參數(shù)化片上變異（POCV）分析功能。將時序簽核范圍擴展到5nm及以下的規(guī)格，提供具有mo多角（multi-voltageandmulti-corner）優(yōu)化的新一代片上變異解決方案。Synopsys的PT工具套件和Cadence的Tempus工具是目前業(yè)界最廣泛使用的STA工具，PT占據(jù)絕大部分市場份額。>PrimeTime是Synopsys的“黃金簽核框架”signoff解決方案中的拳頭產(chǎn)品，PrimeTime靜態(tài)時序分析工具在時序、信號完整性、功耗和變異感知分析方面具備突出的行業(yè)領(lǐng)先優(yōu)勢。>Tempus靜態(tài)時序簽核解決方案是Cadence于2013年發(fā)布，是業(yè)界首個全分布式大規(guī)模并行靜態(tài)時序分析（STA）工具，具有獨特的分布式處理和云功能，可擴展到數(shù)百個CPU來快速完成大型設(shè)計。Tempus將設(shè)計收斂時間縮短三倍，并且已經(jīng)完全認(rèn)證至3nm。Innovus平臺中嵌入Tempus靜態(tài)時序分Voltus 做一款中等規(guī)模的芯片大致需要十多人的團隊一年半以上的開發(fā)時間，而現(xiàn)今主流的SoC芯片更是需要一個經(jīng)驗豐富的團隊投入3-5年時間開發(fā)。因此，一個高效的驗證平臺使得驗證迅做一款中等規(guī)模的芯片大致需要十多人的團隊一年半以上的開發(fā)時間，而現(xiàn)今主流的SoC芯片更是需要一個經(jīng)驗豐富的團隊投入3-5年時間開發(fā)。因此，一個高效的驗證平臺使得驗證迅先進工藝的芯片設(shè)計環(huán)節(jié)成本及其高昂，從千萬美金級到億美金不等，由于設(shè)計缺陷或者工藝缺陷很容易造成芯片變成所謂的“廢片”，而如果要重新投片不僅需要高昂的資金成本，更會將芯片上市時間延后至少半年，這些風(fēng)險對于商業(yè)公司來說都是不可接受的。因此，在芯片流片之前通過驗證活動發(fā)現(xiàn)所有的設(shè)計缺陷和錯誤顯當(dāng)芯片、系統(tǒng)和軟件環(huán)境融合在一起，無數(shù)的“應(yīng)用模式”都需要從安全角度進行充分的驗證。以智能汽車使用的自動駕駛芯片為例，其復(fù)雜程度并不低于一架小型飛機，汽車行業(yè)要求系統(tǒng)能夠準(zhǔn)確運行以避免危險情況的發(fā)生，并能夠?qū)崟r監(jiān)測和在RTL實現(xiàn)前就可以完成相關(guān)的軟件開發(fā)驗證工作。軟件可以解決安全性問題，但軟件本身也有安全性問題，因此當(dāng)完成后件安全性，找出問題并不斷解決問題。特別是在用到很情況下，開源會產(chǎn)生數(shù)據(jù)泄露的問題，所以需要在整個早期就開始介入，并在之后的開發(fā)過程中解決這些問題，實現(xiàn)ShiftLeft，加速芯片的開發(fā)、降低風(fēng)險的同時，更縮短了產(chǎn)品面世的時間。國產(chǎn)化數(shù)字EDA工具以仿真驗證為突破口，加速實現(xiàn)全流程覆蓋。>仿真驗證類工具主要關(guān)系到的是工具的運行效率以及精度，如若能在效率和精度上比肩海外龍頭的某些仿真和驗證類點工具，就能得到客戶的認(rèn)可和購買。此外，數(shù)字前端由于并不與工藝強相關(guān)，所以沒有生態(tài)或芯片代工的限制，更貼近應(yīng)用端，廠商如何結(jié)合芯片設(shè)計與應(yīng)用場景，并通過EDA賦能是前端系統(tǒng)EDA的關(guān)鍵，因此國產(chǎn)數(shù)字EDA工具有望加速在前端實現(xiàn)突破。>流程類的EDA工具獲客戶難度最大，只有滿足客戶PPA指標(biāo)要求的流程類工具才有可能實現(xiàn)客戶的認(rèn)可和購買，即流程類EDA工具主要是“可用”與“不可用”的區(qū)別，因此相對單點仿真或者驗證類工具而言，流程類工具的突破難度更大。對全流程EDA工具而言，客戶試用和迭代機會將大大提升全流程EDA工具的“可用性”。國產(chǎn)數(shù)字EDA工具以優(yōu)秀點工具為帶動逐步接入下游客戶，數(shù)字全流程覆蓋迎來加速發(fā)展。低功耗一直是便攜式電子電氣設(shè)備的關(guān)鍵要求。低功耗一直是便攜式電子電氣設(shè)備的關(guān)鍵要求。在Soc設(shè)計中采用門控功耗和門控時鐘技術(shù)成為使用最廣和效率最高的功耗節(jié)省方式。門控功耗依靠關(guān)閉那些不用的模塊節(jié)省功耗，而門控時鐘則是通過關(guān)閉那些不需要激活的模塊和寄存器來縮減功耗，因此，開發(fā)者透過設(shè)置數(shù)十個電壓域和數(shù)千種功耗模式來達(dá)到低功耗要求，而驗證需要確保在所有功耗模式下電路的行為皆正確，其復(fù)雜程度和驗證負(fù)荷可想而知。華大九天數(shù)字電路設(shè)計EDA工具全流程雛形已現(xiàn)。作為國內(nèi)EDA龍頭，華大九天持續(xù)推出核心工具，加速實現(xiàn)全流程覆蓋。目前公司產(chǎn)品包括單元庫/存儲器/混合信號電路模塊特征化提取工具、單元庫/IP質(zhì)量驗證工具、邏輯綜合工具、時序功耗優(yōu)化工具、高精度時序仿真分析工具、時鐘質(zhì)量檢視與分析工具、版圖集成與分析