基于SRIO協(xié)議設(shè)計(jì)和實(shí)現(xiàn)了DSP與FPGA之間的高速數(shù)據(jù)通信

基于SRIO協(xié)議設(shè)計(jì)和實(shí)現(xiàn)了DSP與FPGA之間的高速數(shù)據(jù)通信摘要:現(xiàn)代信號(hào)處理系統(tǒng)通常需要在不同處理器之間實(shí)現(xiàn)高速數(shù)據(jù)通信，SRIO協(xié)議由于高效率、低延時(shí)的特性被廣泛使用。本文研究了在FPGA和DSP兩種處理器之間實(shí)現(xiàn)SRIO協(xié)議的方法，并通過(guò)電路設(shè)計(jì)和利用處理器的開(kāi)發(fā)工具編程實(shí)現(xiàn)了兩種處理器間的高速通信。經(jīng)測(cè)試，該系統(tǒng)具有較高的傳輸效率。引言

隨著高性能信號(hào)處理系統(tǒng)對(duì)運(yùn)算速度、通信速率等要求的不斷提高，單獨(dú)的處理器(如FPGA或DSP)無(wú)法滿足高速實(shí)時(shí)信號(hào)處理的需求。TI公司的多核DSP處理性能強(qiáng)大，但是并行性不強(qiáng)，難以適應(yīng)計(jì)算異常密集的應(yīng)用，另外集成性的DSP接口也影響了數(shù)據(jù)傳輸?shù)撵`活性；FPGA具有極強(qiáng)的并行性，適合密集計(jì)算應(yīng)用，而且可配置I/O和IP核支持多種數(shù)據(jù)傳輸接口，但FPGA的內(nèi)部邏輯資源和存儲(chǔ)資源有限，并且開(kāi)發(fā)難度大，實(shí)現(xiàn)復(fù)雜算法也比較困難。因此，結(jié)合多核DSP和FPGA的優(yōu)勢(shì)，構(gòu)建基于異構(gòu)處理器的信號(hào)處理系統(tǒng)成為當(dāng)前一種發(fā)展趨勢(shì)。異構(gòu)處理器間的高速通信成為高速信號(hào)處理系統(tǒng)[1]的關(guān)鍵問(wèn)題之一，本文基于SRIO協(xié)議設(shè)計(jì)和實(shí)現(xiàn)了DSP與FPGA之間的高速數(shù)據(jù)通信。1異構(gòu)處理器電路1.1DSP處理器

在處理器領(lǐng)域，多核DSP在處理性能、功耗和面積上都有很大優(yōu)勢(shì)，得到了廣泛應(yīng)用。TI公司的8核處理器TMS320C6678[2]，基于KeyStone多核結(jié)構(gòu)，具有高性能的浮點(diǎn)、定點(diǎn)計(jì)算能力，單核具有1GHz的主頻，運(yùn)算速度可達(dá)320GMACS/160GFLOPS。該DSP采用同構(gòu)多核架構(gòu)，每個(gè)核可以獨(dú)立地執(zhí)行不同的計(jì)算任務(wù),具有512KB的私有內(nèi)存。芯片具有4MB共享內(nèi)存供8個(gè)核心訪問(wèn)，而且具有SRIO、PCIe等多種接口，能夠滿足各種數(shù)據(jù)傳輸?shù)男枨蟆?.2FPGA處理器

FPGA因其功能強(qiáng)大、接口靈活，成為當(dāng)前的主流處理器之一，F(xiàn)PGA與DSP芯片有機(jī)結(jié)合不僅能夠高效地實(shí)現(xiàn)復(fù)雜算法，而且還可以提高系統(tǒng)數(shù)據(jù)傳輸?shù)男屎徒Y(jié)構(gòu)的靈活性。Xilinx公司Virtex6LXT系列FPGA芯片XC6VLX550T，是一款具有高級(jí)串行數(shù)據(jù)傳輸功能的高性能邏輯器件，基于硬件GTX串行收發(fā)器，可以實(shí)現(xiàn)多種高速數(shù)據(jù)傳輸接口。采用SRIOIP核可以實(shí)現(xiàn)FPGA和DSP之間的SRIO協(xié)議通信。1.3異構(gòu)處理器電路互連

RapidIO[3]協(xié)議是一個(gè)開(kāi)放的點(diǎn)對(duì)點(diǎn)分組交換標(biāo)準(zhǔn)，是面向嵌入式系統(tǒng)開(kāi)發(fā)提出的高可靠、高性能、基于包交換的互連技術(shù)。串行RapidIO[4]（SRIO）是采用串行差分模擬信號(hào)傳輸?shù)腞apidIO協(xié)議，基于SerDes（SerializeDeserialize）技術(shù)，采用差分交流耦合信號(hào)(具有抗干擾能力強(qiáng)、速率高、傳輸距離較遠(yuǎn)等優(yōu)點(diǎn))，所以SRIO是一個(gè)針對(duì)嵌入式系統(tǒng)應(yīng)用的高性能、低引腳數(shù)的高速互連接口。SRIO協(xié)議分為3層：邏輯層、傳輸層和物理層。邏輯層定義了操作協(xié)議；傳輸層定義了包交換、路由和尋址機(jī)制；物理層定義了電氣特性、鏈路控制和糾錯(cuò)重傳等。SRIO是基于包交換的高速互連技術(shù)，其數(shù)據(jù)包是由包頭、有效的數(shù)據(jù)載荷和16位CRC校驗(yàn)組成。包頭的長(zhǎng)度根據(jù)包類型不同，可能為十幾到二十幾個(gè)字節(jié)，最大的有效載荷長(zhǎng)度為256字節(jié)。由于包長(zhǎng)度短，所以傳輸延時(shí)較小，硬件上也易于實(shí)現(xiàn)，適合數(shù)字信號(hào)處理場(chǎng)合對(duì)傳輸延時(shí)要求較高的應(yīng)用。TMS320C6678集成了支持SRIOv2.1通信協(xié)議的4通道SRIO接口，可以實(shí)現(xiàn)每條通路1.25Gbps、2.5Gbps、3.125Gbps、5Gbps的通信速率。XC6VLX550T的GTX模塊嵌入SerialRapidIOIP核，可支持線速率為1.25Gbps，2.5Gbps～3.125Gbps，因此可實(shí)現(xiàn)異構(gòu)處理器DSP與FPGA之間的SRIO高速串行通信。為了最大程度地體現(xiàn)RapidIO串行接口的性能，本設(shè)計(jì)中采用3.125Gbps的線速率，處理器之間采用4xSRIO連接方式，1個(gè)1x接口即是一個(gè)差分對(duì)的一對(duì)讀/寫(xiě)信號(hào)，一個(gè)4x接口即4個(gè)此類差分對(duì)的結(jié)合，因此采用4xSRIO連接可實(shí)現(xiàn)最高12.5Gbps的數(shù)據(jù)傳輸速率。電路連接方式如圖1所示，只需要將DSP的TX、RX端口與FPGA的RX、TX端口對(duì)應(yīng)相接，由于SRIO采用差分線對(duì)實(shí)現(xiàn)數(shù)據(jù)傳輸，所以需要在異構(gòu)處理器的RX端口的差分線上串聯(lián)一個(gè)0.1μF的電容，做交流耦合使用。

圖1異構(gòu)處理器連接方式2SRIO設(shè)計(jì)DSP和FPGA作為SRIO連接的端點(diǎn)器件，兩者可互為從屬[5]。主設(shè)備