數(shù)字信號處理中浮點運算的fpga實現(xiàn)

數(shù)字信號處理中浮點運算的fpga實現(xiàn)

浮點運算是計算機操作的重要方法。與固定計算相比，它具有廣闊的計算范圍、有效的精度和高成本。在各種工程計算和科學(xué)計算中有著廣泛應(yīng)用。目前浮點運算大多采用DSP芯片實現(xiàn),具有算法簡單,精度高的優(yōu)點。但同時由于浮點運算結(jié)構(gòu)復(fù)雜,采用DSP實現(xiàn)會增加系統(tǒng)負擔(dān),降低系統(tǒng)速度。在某些對速度要求較高的情況,必須采用專門的浮點運算處理器。EDA/FPGA技術(shù)不斷發(fā)展,其高速、應(yīng)用靈活、低成本的優(yōu)點使其廣泛應(yīng)用數(shù)字信號處理領(lǐng)域。在FPGA技術(shù)應(yīng)用的初期,其有限的器件資源難以應(yīng)付浮點運算巨大的硬件開銷;其時鐘頻率也不能滿足工程應(yīng)用的速度要求。近年來,超大規(guī)模集成電路的工藝水平不斷提高,體系結(jié)構(gòu)上也進行了較大的改進。在降低成本的同時,也使得器件在容量、速度、資源上有了較大的提高。使得采用FPGA來實現(xiàn)浮點運算成為具有高速、低成本、開發(fā)周期短等優(yōu)點的理想選擇。1浮點數(shù)的生成浮點運算可分為兩類:非規(guī)格化和規(guī)格化浮點運算。非規(guī)格化浮點運算,不要求操作數(shù)是規(guī)格化數(shù),對運算結(jié)果也不要求規(guī)格化處理。而規(guī)格化浮點運算只能對規(guī)格化的浮點數(shù)進行操作,并且要求對運算結(jié)果加以規(guī)格化處理。由于規(guī)格化浮點數(shù)具有惟一的表示形式,而且在±6.985×10-10~±8.5815×109計算機中尾數(shù)能獲得最大的有效數(shù)字(同為十六位浮點數(shù)時),所以在一般的計算機中一般選用規(guī)格化浮點運算。常用的浮點格式為IEEE754標(biāo)準(zhǔn)。IEEE754標(biāo)準(zhǔn)有:單精度浮點數(shù)、雙精度浮點數(shù)和擴展雙精度浮點數(shù)。單精度為32位,雙精度為64位,擴展雙精度為80位以上。在通常的數(shù)字信號處理應(yīng)用中,單精度浮點數(shù)已經(jīng)足夠用了,本文以它為例來設(shè)計。單精度的浮點數(shù)的表示如圖所示:其中s為符號位,s為1時表示負數(shù),s為0時表示正數(shù);e為階數(shù),取值范圍為,0和255表示特殊值;f為尾數(shù),由23位構(gòu)成。規(guī)格化的浮點數(shù)尾數(shù)要求由它表示的浮點數(shù)v的值如下式所示。32位浮點數(shù)可以表示的范圍為在某些情況下可能不需要32位的精度,那么可以用24位或者16位來表示浮點數(shù),如16位浮點數(shù)表示如圖2所示。16位浮點數(shù)可以表示的范圍為±6.985×10-10~±8.5815×109。2浮點運算的方法2.1對階時的操作要求浮點加法運算的實現(xiàn)包括以下幾個步驟符號判斷、:對階、尾數(shù)加減操作、規(guī)格化、舍入操作、溢出判斷。具體實現(xiàn)時通常把規(guī)格化、舍入操作、溢出判斷作為一個步驟實現(xiàn)。浮點數(shù)的格式顯然可以分為兩部分,即符號和數(shù)據(jù)的絕對值。若符號相同則符號不便絕對值相加;若符號不同則須比較兩絕對值的大小然后兩絕對值作差運算。符號不同時首先判斷和的符號,顯然若兩浮點數(shù)的階不同時和的符號當(dāng)與階數(shù)大的操作數(shù)相同;若階數(shù)不同則繼續(xù)比較對階操作首先比較兩浮點數(shù)的階數(shù)大小。比較階碼后,為進行下一步操作當(dāng)在保持相同數(shù)值的前提下改變小階碼數(shù)的表示方式。即階碼加一的同時使尾數(shù)右移一位,直到兩數(shù)階碼相同為止。對階后只需對尾數(shù)進行相應(yīng)的加減運算。若最高位產(chǎn)生進位則需將階碼加一后尾數(shù)右移一位。由于規(guī)格的浮點數(shù)必須滿足還要對運算結(jié)果進行規(guī)格化,即判斷尾數(shù)的最高位。若為零則將尾數(shù)左移一位、階碼加一,直到階碼最高為為1。由于對階時小階碼數(shù)尾數(shù)右移,造成和的尾數(shù)位長大于23位。若采用截斷處理則相對誤差較大,故采用舍入操作以減小誤差。另外,當(dāng)和較大,超過表示范圍;或當(dāng)運算結(jié)果過小,超過浮點數(shù)的分辨率時會造成運算錯誤。故須增加電路判斷運算結(jié)果是否正確。另外,對階時階碼小的數(shù)據(jù)尾數(shù)右移,而規(guī)格化時還有可能左移,這可能造成有效數(shù)據(jù)位的丟失。故為保證計算精度,須增加加法器的位寬。由于規(guī)格數(shù)首位為1,同階數(shù)據(jù)產(chǎn)生進位無需左移數(shù)據(jù);而不同階數(shù)據(jù)的和亦可保證高位為1,故同號加法操作時不會產(chǎn)生這種情況,只有異號加法操作存在這種情況。顯然同階數(shù)無需右移操作,當(dāng)階差為二或更大時對階后尾數(shù)差將大于四分之一,即次高位為1,規(guī)格化時只需左移一位數(shù)據(jù)。而階差為1時也只可能右溢出一位數(shù)據(jù)。故在保證浮點數(shù)精度不變的情況只須將加法器增加一位。對于減法運算,只需將被減數(shù)符號取反然后進行加法運算即可。QUARTUSII下進行仿真其結(jié)果如圖3(數(shù)據(jù)采用十進制)2.2藥法或全法或廢法浮點乘法實現(xiàn)相對簡單,只需將兩符號異或、階碼做和、尾數(shù)做積。即:e3=e1+e2-127,f3=f1×f2,。然后進行規(guī)格化。由于有條件1/2￡f1,f2<1成立,使得滿足1/4￡f3<1即可知f3的最高位和次高位中至少一位為1。從而使規(guī)格化操作流程大大簡化。最后對運算結(jié)果進行舍入操作,同時仍需檢查運算結(jié)果是否有數(shù)據(jù)溢出的問題。QUARTUSII下進行仿真其結(jié)果如圖4(數(shù)據(jù)采用十進制)浮點除法運算方法與乘法類似,即:e3=e1-e2+127,f3=f1/f2,其中尾數(shù)操作與乘法差異較大。二進制除法的流程與人工計算除法的流程類似,包括移位、比較、做差。由于規(guī)格尾數(shù)的約束條件可知1/2<f3<2,即可判斷無需左移操作。若最高位為1時需將尾數(shù)右移一位后階碼加一。然后進行規(guī)格化和舍入操作,與乘法時一樣,只需判斷尾數(shù)前兩位即可。其中AS為加/減法選擇,0為加法1為減法;DATA為符號位,E為階碼,F為尾數(shù)。以上數(shù)據(jù)驗證了運算在同階、不同階、同號和異號以及數(shù)據(jù)過大溢出強制清零時運算的正確性。其中4325376(十進制)=10000100···0、5242880(十進制)=101000···0、4784128(十進制)=100100100···0、7340032(十進制)=111000···0;4521984(十進制)=100010100···0、5505024(十進制)=10101000···0、6070272=101110010100···0。圖四中數(shù)據(jù)驗證了同號、異號及數(shù)據(jù)過大強制清零等幾種情況下乘法操作的正確性。其中5242880(十進制)=101000···0、4456448(十進制)=1000100···0、5570560(十進制)=101010100···0;6553600(十進制)=1100100···0、4718592(十進制)=1001000···0、7372800(十進制)=1110000100···0。3規(guī)格浮點數(shù)操作浮點運算過程中為保證結(jié)果精度及判斷數(shù)據(jù)是否有溢出應(yīng)使階碼加法器高位增加一位;而尾數(shù)由于移位操作亦應(yīng)增加位長,以上根據(jù)規(guī)格數(shù)的尾數(shù)特點在保證運算精度的前提下使硬件消耗最小。編譯采用ALTERA公司高性價比的Cyclone系列器件EP1C240C8。其中加/減法器占用系統(tǒng)LE資源15