CPLD實(shí)驗(yàn)報(bào)告計(jì)數(shù)器及時(shí)序電路

內(nèi)蒙古工業(yè)大學(xué)信息工程學(xué)院實(shí)驗(yàn)報(bào)告課程名稱：CPLD/FPGA應(yīng)用開(kāi)發(fā)技術(shù)實(shí)驗(yàn)名稱：組合邏輯電路的設(shè)計(jì)實(shí)驗(yàn)類型：驗(yàn)證性□綜合性□設(shè)計(jì)性■實(shí)驗(yàn)室名稱：信息學(xué)院機(jī)房班級(jí)電子09-1班學(xué)號(hào)200920203061姓名：張佳興組別：同組人：成績(jī)：實(shí)驗(yàn)日期：2012年5預(yù)習(xí)報(bào)告成績(jī)：指導(dǎo)教師審核（簽名）：年月日預(yù)習(xí)報(bào)告實(shí)驗(yàn)二計(jì)數(shù)器及時(shí)序電路實(shí)驗(yàn)?zāi)康模毫私鈺r(shí)序電路的VHDL語(yǔ)言設(shè)計(jì)方法。了解同步計(jì)數(shù)器的使用方法。理解時(shí)序電路和同步計(jì)數(shù)器加譯碼電路的聯(lián)系，設(shè)計(jì)任意編碼計(jì)數(shù)器。實(shí)驗(yàn)設(shè)備：PC機(jī)EDA實(shí)驗(yàn)箱（主芯片是ALTERAEPM7128SLC84-15）。實(shí)驗(yàn)內(nèi)容：用VHDL語(yǔ)言輸入法設(shè)計(jì)一個(gè)同步四位二進(jìn)制加法計(jì)數(shù)器和六進(jìn)制同步計(jì)數(shù)器。用74LS161兩個(gè)宏連接成八位二進(jìn)制同步計(jì)數(shù)器。用74LS161宏，同時(shí)采用清零和置數(shù)法組成六進(jìn)制和十二進(jìn)制計(jì)數(shù)器。實(shí)驗(yàn)步驟：采用文本編輯器輸入VHDL語(yǔ)言源程序，或采用原理圖輸入法從MF庫(kù)中調(diào)用器件74161，生成原理圖，之后建立工程。編譯。仿真。對(duì)芯片進(jìn)行編程。根據(jù)管腳分配情況連線。根據(jù)芯片特點(diǎn)，管腳分配時(shí)一般將時(shí)鐘信號(hào)分配給83腳，復(fù)位信號(hào)分配給1腳。若有使能信號(hào)，使能信號(hào)分配給84腳。時(shí)鐘信號(hào)的連接：將實(shí)驗(yàn)板上提供的時(shí)鐘與芯片的83腳相連。復(fù)位信號(hào)的連接：將實(shí)驗(yàn)板上的某按鍵開(kāi)關(guān)輸出與芯片的1腳相連。將計(jì)數(shù)器的輸出端分別與LED燈相連。按動(dòng)復(fù)位鍵，觀察實(shí)驗(yàn)結(jié)果。改變輸入時(shí)鐘信號(hào)的頻率，觀察實(shí)驗(yàn)結(jié)果。源程序（1）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounter4isport(clk,clr:instd_logic;count:outstd_logic_vector(1downto0));endcounter4;architecturebehaofcounter4issignalcnt:std_logic_vector(1downto0);beginprocess(clk,clr)beginif(clr='0')thencnt<="00";elsif(clk='1'andclk'event)thenifcnt="11"thencnt<="00";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;（2）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycn6isport(clk,clr:instd_logic;count:outstd_logic_vector(2downto0));endcn6;architecturebehaofcn6issignalcnt:std_logic_vector(2downto0);beginprocess(clk,clr)beginif(clr='0')thencnt<="000";elsif(clk='1'andclk'event)thenifcnt="101"thencnt<="000";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;預(yù)習(xí)報(bào)告成績(jī)：指導(dǎo)教師審核（簽名）：年月日實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)二計(jì)數(shù)器及時(shí)序電路實(shí)驗(yàn)?zāi)康模海?）了解時(shí)序電路的VHDL語(yǔ)言設(shè)計(jì)方法。（2）了解同步計(jì)數(shù)器的使用方法。（3）理解時(shí)序電路和同步計(jì)數(shù)器加譯碼電路的聯(lián)系，設(shè)計(jì)任意編碼計(jì)數(shù)器。實(shí)驗(yàn)設(shè)備：（1）PC機(jī)（2）EDA實(shí)驗(yàn)箱（主芯片是ALTERAEPM7128SLC84-15）。實(shí)驗(yàn)內(nèi)容：用VHDL語(yǔ)言輸入法設(shè)計(jì)一個(gè)同步四位二進(jìn)制加法計(jì)數(shù)器和六進(jìn)制同步計(jì)數(shù)器。實(shí)驗(yàn)內(nèi)容：源程序（1）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounter4isport(clk,clr:instd_logic;count:outstd_logic_vector(1downto0));endcounter4;architecturebehaofcounter4issignalcnt:std_logic_vector(1downto0);beginprocess(clk,clr)beginif(clr='0')thencnt<="00";elsif(clk='1'andclk'event)thenifcnt="11"thencnt<="00";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;（2）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycn6isport(clk,clr:instd_logic;count:outstd_logic_vector(2downto0));endcn6;architecturebehaofcn6issignalcnt:std_logic_vector(2downto0);begin內(nèi)蒙古工業(yè)大學(xué)信息工程學(xué)院 process(clk,clr)beginif(clr='0')thencnt<="000";elsif(clk='1'andclk'event)thenifcnt="101"thencnt<="000";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;仿真過(guò)程（1）程序輸入（2）編譯連接（3）波形設(shè)置（4）波形仿真與仿真結(jié)果心得體會(huì)做完EDA實(shí)驗(yàn)，我感到受益匪淺。這不僅使我了解了EDA的實(shí)驗(yàn)系統(tǒng)，學(xué)習(xí)了MAX+PLUSⅡ軟件的使用，掌握了基本的電路設(shè)計(jì)流程、方法以及技巧，更