四值施密特電路的設計

四值施密特電路的設計

1多值施密特電路的特性多值邏輯電路不僅可以提高線性傳輸?shù)哪芰Γ铱梢蕴岣邤?shù)字路信息的密度，并且可以減少vlsi索引的數(shù)量，這引起了人們的注意。然而，人們對多值函數(shù)的綜合和多值邏輯電路的設計非常感興趣，但迄今為止，很少有研究多值脈沖電路。后者在多值電路的實際應用中不可或缺。在二值數(shù)字電路中,施密特電路占有重要地位.施密特電路的一個重要特性是對于正向和負向信號的直流傳輸特性有不同的閾值,兩者之差稱之為回差.它因此具有能有效地接收緩慢變化的輸入信號以及抑制疊加在其上的干擾,而成為數(shù)字電路中對輸入信號進行整形處理的一種有效器件.在多值邏輯電路中,多值施密特電路也有其相應的使用地位,對它的研究將有助于多值邏輯電路的實用化.近年來,對多值施密特電路的TTL,CMOS,I2L,ECL等電路的研究已取得了一定的進展,但對它的工作原理尚缺乏本質(zhì)上的研究.在傳統(tǒng)的討論中,施密特電路被作為一種具有跳閾效應的特殊門電路來處理,根據(jù)它的跳閾效應,人們常稱它為施密特(Schmitt)觸發(fā)器(trigger),雖然它的中文譯名與用作存貯元件的觸發(fā)器(flip-flop)相同,但二者的英文含義相異,因此人們已往認為施密特電路屬于一種具有組合特征的門電路,而不屬于一種具有時序特征的觸發(fā)器(flip-flop).然而,我們對二值施密特電路與三值施密特電路的研究發(fā)現(xiàn)施密特電路具有明顯的時序特征.為了考證這些研究結(jié)果具有普遍的適用性,本文將從施密特電路的時序特征出發(fā),對四值施密特電路的特征方程及電路實現(xiàn)進行研究,而對四值施密特電路的研究還屬于首次提出.2施密特整形電路對鋸齒形輸入量的不同響應與通常只有3個閾值(V(0.5),V(1.5),V(2.5))的四值門電路不同,四值施密特電路對輸入信號的檢測存在6個閾值(V(0.5)+,V(1.5)+,V(2.5)+,V(2.5)-,V(1.5)-,V(0.5)-).作為對比說明,圖1(a),(b)分別表示了普通四值整形電路與四值施密特整形電路對鋸齒形輸入信號的不同響應.注意圖1(b),在輸入信號Vi由低電平到高電平上升過程中,電路的檢測閾分別為V(0.5)+,V(1.5)+,V(2.5)+,然而在輸入信號Vi由高電平到低電平下降過程中,電路的檢測閾分別為V(2.5)-,V(1.5)-,V(0.5)-,因此輸入信號Vi按其對電路的作用可根據(jù)圖1(b)劃分為7個區(qū)域,如表1所示.表中x+為取檢測閾為V(0.5)+,V(1.5)+,V(2.5)+時的邏輯值,而x-為取檢測閾為V(0.5)-,V(1.5)-,V(2.5)-時的邏輯值.我們注意到,在A23區(qū)、A12區(qū)及A01區(qū)相同的輸入電平Vi對應有兩種不同的邏輯值:x+與x-.它們究竟取為何值,完全取決于輸入信號是由低電平上升進入此區(qū)還是從高電平下降進入此區(qū).因為輸入信號的邏輯值完全決定于它的輸出信號,因此說電路的輸出就“不僅與現(xiàn)在的輸入有關(guān),而且與過去的輸出有關(guān)”,亦即具有時序電路的工作特征,而已往的研究則完全忽視了這一時序特征.3值施密特電路的設計一個四值施密特電路具有4種輸出狀態(tài)(0,1,2,3),分別記為S0,S1,S2,S3.仔細分析圖1(b),可得到其相應的狀態(tài)圖,如圖2(a)所示.我們?nèi)粲靡粋€四值狀態(tài)變量Q來表示4個狀態(tài),并且引用表1中的x+,x-來代替狀態(tài)過渡箭頭上的輸入條件,則可得到如圖2(b)所示的具體變量狀態(tài)圖及圖2(c)所示的次態(tài)卡諾圖.由于每個狀態(tài)圈的出發(fā)箭頭(包含返回本狀態(tài)的箭頭)上的輸入條件并不完全包括所有x+,x-在數(shù)學上的9種組合,這表示在此狀態(tài)下除了所標志的條件外,其余都是不可能發(fā)生的輸入條件,注意到圖2(c)中已用“×”表示之.由圖2(c)可以容易地得到如下簡化了的次態(tài)函數(shù):為簡單計,本文僅限于四值施密特電路的門級設計.我們以四值TTL與非門和反相器為例,將上式變換成與非/與非邏輯形式:則可得到相應的如圖3(a)所示的交叉耦合、雙軌輸出的四值施密特電路的電路結(jié)構(gòu),其中的門電路G1,G2,G3都是能以閾值V(0.5),V(1.5),V(2.5)檢測信號的四值門電路.圖3(a)說明:如果圖中四值反相器G3的輸入閾值取為V(0.5)+,V(1.5)+,V(2.5)+,而下面一個四值與非門G1一端的輸入閾值取為V(0.5)-,V(1.5)-,V(2.5)-(V(0.5)-<V(0.5)<V(0.5)+,V(1.5)-<V(1.5)<V(1.5)+,V(0.5)-<V(0.5)<V(0.5)+),則可直接用x作為x+,x-輸入而實現(xiàn)四值施密特電路的設計.然而,我們的要求是取用閾值統(tǒng)一的普通四值門電路(閾值為V(0.5),V(1.5),V(2.5))進行設計,而不是制作兩種特種閾值的門電路.因此可采取兩種方案解決,以下分別進行討論.第1種方案是針對取用閾值(V(0.5),V(1.5),V(2.5))較高的四值門電路進行設計的.考慮是取V(0.5)+=V(0.5),V(1.5)+=V(1.5),V(2.5)+=V(2.5),則我們只要設法降低與非門G1一端的輸入閾值,如果使用二值TTL門經(jīng)驗,則可容易地用串接一個反相二極管的方法來實現(xiàn),如圖3(b)所示.第2種方案是針對取用閾值(V(0.5),V(1.5),V(2.5))較低的四值門電路進行設計的.考慮是取V(0.5)-=V(0.5),V(1.5)-=V(1.5),V(2.5)-=V(2.5),則我們需設法升高反相器G3的輸入閾值,在采用TTL電路情況下,可以在G3的接地端加接一個二極管來實現(xiàn),如圖3(c)所示.以上我們根據(jù)四值施密特電路的時序特征推導得到的特征方程式(1)及由此設計的如圖3所示的邏輯結(jié)構(gòu)與對二值施密特電路及三值施密特電路討論中所獲結(jié)果是一致的,這說明了這些特征方程與電路設計是各種基的施密特電路所共有的,具有普遍性.4發(fā)射結(jié)的壓降根據(jù)二值、三值TTL門電路的置閾技術(shù),我們首先設計了圖4所示的四值TTL與非門電路,圖中采用二極管的適當串接來實現(xiàn)閾值設置.假設與邏輯值(0,1,2,3)對應的3個電平分別為(0,1.6V,3.2V,5V),則與閾(0.5,1.5,2.5)對應的檢測閾電平可分別置為(0.8V,2.4V,4V).它們可由1個,3個和5個pn節(jié)串接來實現(xiàn).圖4中的3個置閾部分分別用0,1個和3個二極管,這是因為考慮到與之串接的晶體管(T2,T4,T5,T7,T8)還將提供一個發(fā)射結(jié)的壓降.由圖4可以看出,當兩個輸入端A,B中至少有一個為低電平(小于0.8V,對應的邏輯值為0)時,T1,T3,T6導通,T2,T4,T7截止,從而使T5,T8截止,輸出端C為高電平(接近5V,對應的邏輯值為3);當A,B端電平均大于0.8V,且至少有一個小于2.4V(對應的邏輯值為1)時,T3,T6導通,T4,T7,T5,T8截止,而T1反向飽和導通使T2飽和導通,輸出端C的電平為二極管D1～D4上的壓降(約3.2V,對應的邏輯值為2);當A,B端電平均大于2.4V,且至少有一個小于4V(對應的邏輯值為2)時,T6正向飽和導通,T7,T8截止,而T1,T3反向飽和導通,并使T5飽和導通,輸出端C的電平為二極管D5,D6上的壓降(約1.6V,對應的邏輯值為1),此時T2無集電極電流;而當A,B端電平均為高電平(大于4V,對應的邏輯值為3)時,T1,T3,T6均反向飽和導通,它們使T8飽和導通,輸出端C的電平為低電平(接近0,對應的邏輯值為0),而T2與T5的集電極電流為0.以上的討論表明,圖4所示電路具有四值與非門的功能.此外,如果將圖4中的多發(fā)射極晶體管T1,T3,T6用單發(fā)射極晶體管來代替,減少一個輸入端(如為B端),亦即將圖中虛線部分刪去,則此電路就成為四值反相器.我們應用PSPICE5.0程序?qū)D3(c)所示電路進行了驗證(對應的門電路的內(nèi)部結(jié)構(gòu)如圖4所示).選取晶體管的主要參數(shù)為:β=90,RB=100,CJE=2pF,CJC=0.5pF.圖5給出圖3(c)中四值施密特電路的工作波形,它表明所設計的電路具有理想的四值施密特電路功能.5值施密特電路的設計本文通過分析四值施密特電路的工作特點指出它具有時序特征,因此把它當作一種特殊門電路的傳統(tǒng)認識是不恰當?shù)?事實上,它具有與以往提出的四值觸發(fā)器相似的結(jié)構(gòu)和工作過程,因此在英文中區(qū)分命名為trigger與fl