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文檔簡介

流水燈電路的VerilogHDL設(shè)計(jì)溫國忠

實(shí)訓(xùn)內(nèi)容

分頻器設(shè)計(jì)流水燈電路設(shè)計(jì)流水燈電路設(shè)計(jì)設(shè)計(jì)要求：LED流水燈又叫跑馬燈，是最基礎(chǔ)的時序邏輯，使用VerilogHDL語言設(shè)計(jì)，循環(huán)點(diǎn)亮每個LED。實(shí)驗(yàn)說明：本實(shí)驗(yàn)使用分頻器，因?yàn)閷?shí)驗(yàn)板上的時鐘為25M，如果不分頻，人眼不可能觀察到LED循環(huán)點(diǎn)亮。方案1：用移位寄存器實(shí)現(xiàn)8個發(fā)光二極管的流水線點(diǎn)燈電路框圖如下所示，它包含兩個功能模塊，一是分頻器模塊，另一個8位循環(huán)移位寄存器模塊

方案2：用譯碼器實(shí)現(xiàn)請同學(xué)們自己思考？？實(shí)訓(xùn)要求FPGAspark1.1開發(fā)系統(tǒng)的工作時鐘為25MHz，請根據(jù)25M輸入時鐘clk產(chǎn)生1Hz的分頻輸出時鐘clk_1hz，完成該分頻器模塊的VerilogHDL編碼。

用1Hz的時鐘控制一個8位串行循環(huán)移位寄存器電路，每個時鐘周期只點(diǎn)亮一個發(fā)光二極管，實(shí)現(xiàn)8個發(fā)光管的亮滅依次交替變化，這樣8個發(fā)光二極管可實(shí)現(xiàn)流水線點(diǎn)亮，請完成該8位循環(huán)移位寄存器電路模塊的VerilogHDL編碼。

將分頻器模塊和8位循環(huán)移位寄存器模塊連成一個頂層電路模塊如上圖所示，用VerilogHDL結(jié)構(gòu)化描述風(fēng)格設(shè)計(jì)該頂層電路。設(shè)計(jì)思考如果不使用移位寄存器能否實(shí)現(xiàn)設(shè)計(jì)要求？請給出設(shè)計(jì)方案。如用譯碼器電路完成led流水燈電路設(shè)計(jì)。請完成VerilogHDL設(shè)計(jì)編碼。實(shí)際實(shí)驗(yàn)中往往要用到頻率很低的時鐘（比如1Hz，10Hz），

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