ASIC的可編程器件實現(xiàn)方法

浙大微電子1/40電路實現(xiàn)形式與成本的考量對于數(shù)量較大的專用集成電路

采用版圖設(shè)計的方法進行批量生產(chǎn)較為合理全定制與標準單元法均屬于版圖設(shè)計的方法但當數(shù)量較小,或僅是為某些樣機研制樣片

用現(xiàn)場可編程器件的方法來實現(xiàn),將是更合理的選擇浙大微電子2/40可編程器件與現(xiàn)場可編程器件可編程器件家族可編程只讀存儲器ROM系列可編程邏輯器件PLD系列規(guī)模和功能都上了一個檔次的CPLD系列現(xiàn)場可編程門陣列FPGA系列可編程器件的編程方法工廠的掩膜編程方法可編程ROM系列中的ROM和可編程邏輯器件中的PLA用戶的現(xiàn)場編程方法

除上面兩類的其它器件用戶現(xiàn)場編程方法有著十分明顯的優(yōu)越性,具有十分強大的生命力和發(fā)展?jié)摿Α?/p>

浙大微電子3/40可編程器件與現(xiàn)場可編程器件可編程器件家族可編程只讀存儲器ROM系列可編程邏輯器件PLD系列規(guī)模和功能都上了一個檔次的CPLD系列現(xiàn)場可編程門陣列FPGA系列浙大微電子4/401、可編程只讀存儲器系列

ROM（ReadOnlyMemory）PROM（ProgrammableROM）EPROM（ErasablePROM）EEPROM/E2PROM（ElectricalEPROM）浙大微電子5/40ROM(工廠掩膜編程)問題：能讀出0電平嗎？浙大微電子6/40PROM（用戶現(xiàn)場編程）熔絲型PROM單元結(jié)構(gòu) 結(jié)破壞型PROM單元結(jié)構(gòu)

稱為一次性可編程只讀存儲器

問題：會不會整個字節(jié)都被編程為“1”或“0”？如何避免？浙大微電子7/40熔絲（Fuse）技術(shù)是用熔絲作為開關(guān)元件，這些開關(guān)元件在未編程時處于連通狀態(tài)，加電編程時，在不需要連接處將熔絲熔斷，最終形成的熔絲模式?jīng)Q定了整個器件的邏輯功能（前頁左）。2.反熔絲（Anti-Fuse）技術(shù)也稱熔通技術(shù)，這類器件是用逆熔絲作為開關(guān)元件。這些開關(guān)元件在未編程時處于開路狀態(tài)，編程時，在需要連接處的開關(guān)元件兩端加上編程電壓將其融通（前頁右）。幾種編程技術(shù)浙大微電子8/40EPROM

（可擦除式現(xiàn)場編程）采用可逆工作機理的“浮柵”雪崩注入MOS電路寫入1：襯底接地，D端加高壓，雪崩擊穿，隧道效應(yīng)，浮柵積累正電荷，形成反型層溝道讀出：字線加高電平擦除：紫外光的照射可使浮柵上的電荷獲得能量,穿過絕緣層,跑回襯底稱為光可擦除式（可多次進行）

浮柵結(jié)構(gòu)，寫入前全0

問題：位線應(yīng)如何配合“1”的寫入浙大微電子9/40EEPROM

（電可擦除式現(xiàn)場編程）

疊柵結(jié)構(gòu)，寫入前全1寫入0：襯底接地，D端G端同時加高壓，雪崩擊穿，隧道效應(yīng)，浮柵積累負電荷，阻礙反型層溝道的形成.讀出：D端G端同時加高電平.擦除：D端加高壓,G加0V,雪崩擊穿發(fā)生,正電荷注入浮柵中和負電荷,存儲單元由“0”變?yōu)椤?”?？啥啻芜M行浙大微電子10/40FleshMemory

浙大微電子11/40關(guān)于字線電壓VG的產(chǎn)生電路空載時本身消耗電流<1uA(0消耗)工作時消耗電流<5mA輸出電壓VG=5-6V建立時間<20nS在所有的PVT下，輸出電壓變化<20mV工藝角PVT包括SS,SF,FS,FF,TT負載電容3pF本身工作電源電壓Vcc=1.5~2.1V（1.8V士0.3V）軍品溫度范圍:-55°C~125°C電阻必須片內(nèi)集成浙大微電子12/40關(guān)于位線電壓VD的產(chǎn)生電路在所有的PVT下，電荷泵輸出為6.75V和1.6mA工藝角PVT包括SS,SF,FS,FF,TT負載30pF負載電流從100uA到1.6mA范圍內(nèi)，輸出電壓降低小于

150mV電荷泵的功效要大于40%由電荷泵構(gòu)成的電壓源的功效要大于

70%本身工作電壓Vcc=1.5~2.1V（1.8V士0.3V）軍品溫度范圍:-55°C~125°C輸出電壓紋波小于+-50mv!面積小于0.22mm2浙大微電子13/402、可編程邏輯器件

PLD可編“與”邏輯、可編“或”邏輯的PLAProgrammableLogicArray可編“與”邏輯、固定“或”邏輯的PALProgrammableArrayLogicI/O端口亦可編程的GALGenericArrayLogic浙大微電子14/40可編程器件與現(xiàn)場可編程器件可編程器件家族可編程只讀存儲器ROM系列可編程邏輯器件PLD系列PLAPALGAL規(guī)模和功能都上了一個檔次的CPLD系列現(xiàn)場可編程門陣列FPGA系列浙大微電子15/40任何組合邏輯的功能最終都可以轉(zhuǎn)化為“與”之“或”的邏輯表達形式

F=ABC+BCD+AD對柵極進行選擇性開引線孔實際上就是對電路進行編程PLA（工廠掩膜編程）與矩陣或矩陣浙大微電子16/40乘積項之和浙大微電子17/40PAL（現(xiàn)場可編程）

PAL是一種現(xiàn)場可編程的PLA

參照PROM的現(xiàn)場可編程技術(shù)讓設(shè)計者可自己“燒”邏輯（一次性器件）且只對“與”陣列編程，“或”陣列為固定的。

浙大微電子18/40GAL(現(xiàn)場可編程)電可擦除的PAL（參照EEPROM疊柵工藝）可多次使用。輸出端也設(shè)計成可編程的宏單元結(jié)構(gòu)，通過對若干個變量的控制,可將輸出設(shè)置成組合邏輯輸出時序邏輯輸出三態(tài)輸出雙向輸入/輸出

浙大微電子19/40可編程器件與現(xiàn)場可編程器件可編程器件家族可編程只讀存儲器ROM系列可編程邏輯器件PLD系列規(guī)模和功能都上了一個檔次的CPLD系列現(xiàn)場可編程門陣列FPGA系列浙大微電子20/403、CPLDComplexProgrammableLogicDevice復(fù)雜可編程邏輯器件是FPGA的雛形電路結(jié)構(gòu)與FPGA類似，規(guī)模、資源比FPGA少FPGA與CPLD的辨別主要是根據(jù)其結(jié)構(gòu)特點和工作原理：以乘積項方式構(gòu)成邏輯行為的器件稱為CPLD

以查表法方式構(gòu)成邏輯行為的器件稱為FPGA浙大微電子21/40FPGA與CPLD的區(qū)別CPLDFPGA程序存儲不需要SRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯完成比較復(fù)雜的算法速度慢快其他資源－鎖相環(huán)保密性可加密一般不能加密浙大微電子22/40可編程器件與現(xiàn)場可編程器件可編程器件家族可編程只讀存儲器ROM系列可編程邏輯器件PLD系列規(guī)模和功能都上了一個檔次的CPLD系列現(xiàn)場可編程門陣列FPGA系列浙大微電子23/40基本單元由三類模塊組成CLB(ConfigurableLogicBlock)，實現(xiàn)各種邏輯操作,由組合邏輯部件、D觸發(fā)器、多路選擇器組成開關(guān)矩陣(SwitchingMatrix)，完成復(fù)雜的內(nèi)部連接,也叫PIR(ProgrammableInterconnectResource)輸入/輸出模塊(I/OBlock)，實現(xiàn)輸入、輸出、雙向、延遲、三態(tài)等各種輸入/輸出功能4、FGPA(現(xiàn)場可編程邏輯陣列)浙大微電子24/40CLB模塊主要組成部件：邏輯函數(shù)發(fā)生器觸發(fā)器數(shù)據(jù)選擇器函數(shù)發(fā)生器基于查找表LUT單元浙大微電子25/40SM模塊通過自動布線實現(xiàn)各種電路的連接PIR由許多金屬線段構(gòu)成，這些線段帶有可編程開關(guān)浙大微電子26/40I/0Block輸入觸發(fā)器輸入緩沖器輸出觸發(fā)/鎖存器輸出緩沖器每個IOB控制一個引腳它們可被配置為輸入輸出雙向三態(tài)浙大微電子27/40其它輔助元器件和連線PIPs--ProgrammbleInterconnectPoints

可編程的內(nèi)連點BIBs--BidirectionalInterconnectBuffers

雙向內(nèi)連緩沖器VLL--VerticalLongLine

垂直長線,在垂直方向起快速通道作用HLL--HorizontalLongLine

水平長線,在水平方向起快速通道作用三態(tài)緩沖器(3-StateBuffer)全局網(wǎng)絡(luò)(GlobalNet)等等浙大微電子28/40FPGA內(nèi)部樣貌浙大微電子29/40FPGA產(chǎn)品

商品化的FPGA產(chǎn)品很多,且各有特點：由一塊EPROM驅(qū)動,所有的ASIC設(shè)計數(shù)據(jù)都寫入EPROM而不是直接寫入FPGA芯片。將這塊EPROM與FPGA芯片相連,工作時,在通電的瞬間,先由EPROM將其內(nèi)部的設(shè)計數(shù)據(jù)灌入FPGA中的SRAM,形成具體的工作電路配置,完成ASIC的特定功能。斷電后,SRAM上的這些數(shù)據(jù)自然丟失,又變成一塊通用的FPGA芯片,可派作它用一次性的,將采用熔絲技術(shù)的PROM做在FPGA芯片內(nèi)部,工作時可不必額外拖帶一塊EPROM電路浙大微電子30/40目前世界上有十幾家生產(chǎn)CPLD/FPGA的公司，最大的四家是：ALTERA，XILINX，Lattice，Actel，其中ALTERA和XILINX占有了60%以上的市場份額FPGA生產(chǎn)廠商浙大微電子31/40Altera的主流產(chǎn)品分為兩大類側(cè)重低成本應(yīng)用,容量中等,性能可以滿足一般的邏輯設(shè)計要求,如Cyclone,CycloneII,V側(cè)重于高性能應(yīng)用,容量大,性能能滿足各類高端應(yīng)用,如Stratix,StratixII等,用戶可以根據(jù)自己實際應(yīng)用要求進行選擇。

開發(fā)軟件為QuartusⅡALTERA浙大微電子32/40Altera

CycloneV:2011年推出,28nm工藝,1.1v內(nèi)核供電功能5CEA25CEA55CEA85CEB55CEB9等效邏輯單元（LE）25,00048,00075,000150,000300,000M10KRAM塊(Kbits）1,5603,1204,6206,16012,760PLL44444DSP3978132220406存儲器控制硬核11222支持I/O電壓（V）1.1,1.2,1.5,1.8,2.5,3.3浙大微電子33/40AlteraStratixV:

2011年推出,28nm工藝,0.85v內(nèi)核供電,大容量高性能FPGA功能5SGXA35SGXA45SGXA55SGXA75SGXA95SGXAB自適應(yīng)邏輯模塊（ALM）75,500113,000160,500234,750317,000397,000等效邏輯單元（LE）200,000300,000425,000622,000840,0001,052,000Registers302,000452,000642,000939,0001,268,0001,588,000M20KRAM塊(20Kb）8001,3162,3042,5601,6002,016總嵌入RAM（Mbits）16264550313918x18乘法器3763765125121,0001,500支持I/O電壓（V）1.2,1.5,1.8,2.5,3.3浙大微電子34/40ALM和LEALM由組合邏輯、兩個寄存器和兩個加法器構(gòu)成組合部分含8個輸入，包括一個查找表(LUT)，使用Altera的專利LUT技術(shù)，查找表可以在兩個自適應(yīng)LUT(ALUT)之間進行劃分。一個完整的ALM可實現(xiàn)一個任意6輸入功能，但是由于組合邏輯模塊有8個輸入，因此，一個ALM可以實現(xiàn)兩個功能的各種組合。

一個等效邏輯單元LE

基本上可以看成由一個小型的LUT，一個D觸發(fā)器和一個2to1選擇器

浙大微電子35/40Xilinx的主流產(chǎn)品分為兩大類側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列

開發(fā)軟件為ISEXilinx浙大微電子36/40Xilinx

Spartan-6:

2009年初推出，45nm工藝，面向低成本、低功耗應(yīng)用DSP塊內(nèi)含18x18乘法器、加法器、累加器各1個器件邏輯單元最大BlockRAM（kb）DSP塊存儲器控制塊最大用戶I/O數(shù)

價格（美元）XC6SLX43,840216801326-10XC6SLX99,15257616220010-15XC6SLX1614,57957632223213-25XC6SLX2524,05193638226620-42XC6SLX4543,6612,08858235830-52XC6SLX7574,6373,096132440852-80XC6SLX100101,2614,824180448063-137XC6SLX150147,4434,824180457697-180浙大