電子技術(shù)（第5版） 課件 7 組合邏輯電路

第7章組合邏輯電路

內(nèi)容提要本章在簡(jiǎn)單說(shuō)明組合邏輯電路的特點(diǎn)后，重點(diǎn)討論組合邏輯電路的分析方法和設(shè)計(jì)方法，并從邏輯功能及應(yīng)用的角度來(lái)討論加法器、編碼器、譯碼器、數(shù)值比較器和數(shù)據(jù)選擇器等幾種常用的組合邏輯電路及相應(yīng)的中規(guī)模集成電路，最后簡(jiǎn)要介紹組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。7.1組合邏輯電路的分析7.2組合邏輯電路的設(shè)計(jì)7.3常用的組合邏輯電路7.4組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第七章組合邏輯電路

邏輯電路按邏輯功能不同分為兩大類，一類稱做組合邏輯電路（簡(jiǎn)稱組合電路），其在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出和該時(shí)刻的輸入信號(hào)有關(guān)，而與該時(shí)刻以前的輸入信號(hào)無(wú)關(guān)；另一類稱做時(shí)序邏輯電路（簡(jiǎn)稱時(shí)序電路），其在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出不僅與該時(shí)刻電路的輸入信號(hào)有關(guān)，而且與電路過(guò)去的輸入信號(hào)有關(guān)。組合邏輯電路在邏輯功能上具有如下共同特點(diǎn)：（1）從功能上講，某時(shí)刻電路的輸出只決定于該時(shí)刻電路的輸入信號(hào)，而與電路以前的狀態(tài)無(wú)關(guān)，即無(wú)“記憶”功能；（2）從器件上講，電路由邏輯門構(gòu)成，不含記憶元器件（后面講述）；（3）從結(jié)構(gòu)上講，輸入信號(hào)是單向傳輸?shù)模淮嬖谳敵龆说捷斎攵说姆答伝芈?。第七章組合邏輯電路

7.1組合邏輯電路的分析組合邏輯電路的分析，是指已知組合邏輯電路，找出輸出函數(shù)與輸入變量之間的邏輯關(guān)系，從而了解電路所實(shí)現(xiàn)的邏輯功能，并對(duì)給定邏輯電路的工作性能進(jìn)行評(píng)價(jià)。其基本步驟如下：已知邏輯圖→寫出邏輯表達(dá)式→化簡(jiǎn)邏輯式→列出真值表→分析邏輯功能。

例7.1

分析圖7.1中的組合邏輯電路，說(shuō)明電路功能，并對(duì)電路性能做出評(píng)價(jià)。解：第一步，從電路的輸入到輸出逐級(jí)寫出邏輯函數(shù)式，最后得到表示輸出與輸入關(guān)系的邏輯函數(shù)表達(dá)式：

第二步，用公式法或卡諾圖法將邏輯函數(shù)表達(dá)式化簡(jiǎn)，本例中函數(shù)關(guān)系較簡(jiǎn)單，采用公式法化簡(jiǎn)：Y

圖7.1例7.1組合邏輯電路

表7.1真值表

ABY000011101110

第三步，根據(jù)化簡(jiǎn)后的邏輯表達(dá)式列出真值表，如表7.1所示。由于異或邏輯為基本邏輯關(guān)系，故也可略去真值表。第四步，說(shuō)明電路功能，并對(duì)電路性能進(jìn)行評(píng)價(jià)。由化簡(jiǎn)后的函數(shù)表達(dá)式可知，該電路能夠完成異或運(yùn)算功能。由于本電路用3個(gè)非門、3個(gè)與門、2個(gè)或門來(lái)實(shí)現(xiàn)異或功能，顯然，該電路可以用前面所述的一個(gè)異或來(lái)完成，因此該電路的設(shè)計(jì)是不經(jīng)濟(jì)的。從上面組合邏輯電路的分析我們可以知道，在對(duì)組合邏輯電路的分析過(guò)程中，由已知電路寫出邏輯函數(shù)表達(dá)式和列寫真值表的過(guò)程比較容易掌握，但由真值表說(shuō)明電路的功能則需要一定的電路知識(shí)和經(jīng)驗(yàn)，需要一定的知識(shí)積累。

7.2組合邏輯電路的設(shè)計(jì)所謂組合邏輯設(shè)計(jì)方法，就是從給定的邏輯功能要求出發(fā)，求出滿足該邏輯功能電路的過(guò)程，其基本步驟如下：（1）根據(jù)給出的邏輯功能要求，確定輸入變量和輸出變量之間的功能和邏輯關(guān)系；（2）寫出輸入變量和輸出變量之間的真值表；（3）根據(jù)真值表化簡(jiǎn)輸出函數(shù)的邏輯表達(dá)式；（4）根據(jù)選擇的器件，變換成相應(yīng)的表達(dá)式；（5）根據(jù)表達(dá)式畫出邏輯圖。實(shí)際上，組合邏輯電路的設(shè)計(jì)是分析的逆過(guò)程，其中第二步最為關(guān)鍵，影響到后續(xù)步驟的正確性。邏輯設(shè)計(jì)的方法比較靈活，設(shè)計(jì)過(guò)程不應(yīng)拘泥于固定模式，通常取決于實(shí)際問(wèn)題的難易程度及設(shè)計(jì)者的思維方法和經(jīng)驗(yàn)。

例7.2某汽車駕駛員培訓(xùn)班進(jìn)行結(jié)業(yè)考試，有3名評(píng)判員，其中A為主評(píng)判員，B和C為副評(píng)判員。在評(píng)判時(shí)按照少數(shù)服從多數(shù)的原則通過(guò)，但主評(píng)判員認(rèn)為合格也通過(guò)，試用與非門實(shí)現(xiàn)該邏輯電路。解：第一步，根據(jù)給出的邏輯功能要求，可以確定輸入變量和輸出變量之間的功能和邏輯關(guān)系如表7.2所示；第二步，根據(jù)功能表，寫出輸入、輸出變量的真值表；設(shè)A，B，C為1時(shí)，分別表示合格；為0時(shí)，表示不合格。Y為評(píng)判結(jié)果（輸出變量），Y為1時(shí)，表示通過(guò)（合格）；Y為0時(shí)，表示不通過(guò)（不合格），則可以得到如表7.3所示的真值表。表7.2功能表ABC評(píng)判結(jié)果不合格不合格不合格不合格不合格不合格合格不合格不合格合格不合格不合格不合格合格合格合格合格不合格不合格合格合格不合格合格合格合格合格不合格合格合格合格合格合格表7.3真值表ABCY00000010010001111001101111011111

第三步，根據(jù)真值表化簡(jiǎn)輸出函數(shù)的邏輯表達(dá)式；在這里，我們采用卡諾圖來(lái)進(jìn)行化簡(jiǎn)，得到如圖7.2所示的卡諾圖：

圖7.2卡諾圖

這樣可以得到化簡(jiǎn)的Y的輸出表達(dá)式：采用公式法化簡(jiǎn)可得：圖7.3邏輯電路圖第四步，由于這里要求應(yīng)用與非門來(lái)實(shí)現(xiàn)邏輯電路，故要轉(zhuǎn)換成相應(yīng)的表達(dá)式第五步，根據(jù)表達(dá)式畫出邏輯圖。這樣可以畫出用與非門實(shí)現(xiàn)該功能的邏輯電路圖，如圖7.3所示。

例7.3

三種載客列車分別為高鐵、動(dòng)車和直快，在同一時(shí)間里只能有一趟列車從車站開(kāi)出，即只能給出一個(gè)開(kāi)車信號(hào)，它們的順序?yàn)橄雀哞F，然后動(dòng)車，最后直快。試用與非門完成此邏輯電路的設(shè)計(jì)。解：（1）按邏輯功能要求，設(shè)A、B、C分別表示高鐵、動(dòng)車和直快，紅（R）、綠（G）、黃（Y）三種色光燈分別指示A、B、C三類列車。燈亮為1，表示允許所指示的列車從車站開(kāi)出；燈不亮為0，表示該列車不能開(kāi)出。列出邏輯真值表如表7.4所示。ABCRGY000000001001010010011010100100101100110100111100表7.4真值表

（2）按邏輯真值表寫出表征各燈狀態(tài)的邏輯式，將結(jié)果為1的各輸入按“與”關(guān)系組成一項(xiàng)，將各個(gè)為1的項(xiàng)按“或”關(guān)系組合起來(lái)即為所求邏輯式，并用公式法化簡(jiǎn)：用與非門表示相應(yīng)的邏輯式：（不需要變換）

（3）根據(jù)化簡(jiǎn)后的邏輯式畫邏輯圖，如圖7.4所示。（4）按邏輯圖，用一塊四二輸入與非門74LS00和一塊三三輸入與非門74LS10就可完成。（5）驗(yàn)證邏輯功能符合要求。圖7.4例7.3信號(hào)燈邏輯圖

7.3常用的組合邏輯電路7.3.1加法器加法器是算術(shù)運(yùn)算電路中的基本運(yùn)算單元，分為半加器和全加器兩種。

1.半加器兩個(gè)1位二進(jìn)制數(shù)相加，如果不考慮來(lái)自低位的進(jìn)位，只是將兩個(gè)1位二進(jìn)制數(shù)進(jìn)行求和的運(yùn)算，稱為半加，實(shí)現(xiàn)半加運(yùn)算的電路叫做半加器。按照二進(jìn)制加法運(yùn)算規(guī)則可以列出半加器的真值表，如表7.5所示。由真值表可知

表7.5半加器的真值表加數(shù)A被加數(shù)B和數(shù)S進(jìn)位數(shù)C0000011010101101圖7.5半加器的邏輯電路圖和邏輯符號(hào)半加器的邏輯電路圖和邏輯符號(hào)如圖7.5所示。

2.全加器兩個(gè)1位二進(jìn)制數(shù)相加，若考慮來(lái)自低位的進(jìn)位，稱為全加，實(shí)現(xiàn)全加功能的電路稱為全加器。全加器可以實(shí)現(xiàn)加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，即實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)及低位進(jìn)位3個(gè)數(shù)的求和運(yùn)算，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。根據(jù)全加器的功能，可列出圖7.6全加器邏輯符號(hào)

它的真值表，如表7.6所示。其中Ai和

Bi分別為加數(shù)和被加數(shù)，Ci-1為相鄰低位來(lái)的進(jìn)位數(shù)，Si表示和數(shù)，Ci表示進(jìn)位數(shù)。如圖7.6所示的是全加器的邏輯符號(hào)。表7.6全加器的真值表

輸入輸出AiBiCi-1SiCi0000000110010100110110010101011100111111

3.集成加法器

把多個(gè)1位全加器適當(dāng)加以連接，就可構(gòu)成多位全加器，實(shí)現(xiàn)多位二進(jìn)制數(shù)的求和運(yùn)算，將其集成在一塊芯片上，就制成集成加法器。如74LS183就是雙2位全加器，每個(gè)全加器都具有獨(dú)立的本位和進(jìn)位輸出。另外還有74LS82雙2位二進(jìn)制全加器，74LS283及CC40084位超前進(jìn)位全加器。圖7.7集成加法器74LS183的應(yīng)用例7.4試用74LS183構(gòu)成4位二進(jìn)制加法器。解：采用兩塊74LS183全加器，接線如圖7.7所示。將最低位加法器的Ci

接地，其余各位加法器的Ci

都與各自低位Co相連。

7.3.2編碼器數(shù)字系統(tǒng)只能處理二進(jìn)制信息，將十進(jìn)制數(shù)或字符等轉(zhuǎn)換成二進(jìn)制代碼，這個(gè)過(guò)程稱為編碼，完成編碼這一功能的邏輯電路稱為編碼器。編碼器分普通編碼器和優(yōu)先編碼器兩類。

1.普通編碼器在普通編碼器中，任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，編碼器只對(duì)唯一的一個(gè)有效信號(hào)進(jìn)行編碼，即其輸入是一組有約束（互相排斥）的變量。因此，N位編碼器可以表示2N個(gè)信息。如4位編碼器可以表示24即16個(gè)信息。普通編碼器分為二進(jìn)制編碼器和二-十進(jìn)制編碼器。將若干個(gè)特定含義的輸入信號(hào)編為二進(jìn)制代碼的過(guò)程，稱為二進(jìn)制編碼器，常見(jiàn)的編碼器有8線-3線（有8個(gè)信號(hào)輸入端，3個(gè)二進(jìn)制碼輸出端），16線-4線等。用二進(jìn)制代碼來(lái)表示十進(jìn)制數(shù)，稱為二-十進(jìn)制編碼器，最常用的是8421BCD碼，4位BCD編碼器原理圖如圖7.8所示，有10個(gè)輸入對(duì)象Y0~Y9，輸出是4位二進(jìn)制數(shù)碼DCBA。表7.7是其對(duì)應(yīng)的真值表，輸入信號(hào)只有10種組合。圖7.84位BCD編碼器框圖表7.8BCD編碼器真值表

輸入輸出8421BCDYDCBAY00000Y10001Y20010Y30011Y40100Y50101Y60110Y70111Y81000Y91001

我們通過(guò)一個(gè)實(shí)例來(lái)說(shuō)明編碼器的設(shè)計(jì)。

例7.5

假定開(kāi)關(guān)S0～S9的通斷狀態(tài)分別表示十進(jìn)制數(shù)0～9的選中情況，且每次只能選一個(gè)數(shù)字。按鍵接通，該數(shù)字選中。試根據(jù)題意設(shè)計(jì)一個(gè)組合邏輯電路，用8421BCD碼的輸出表示開(kāi)關(guān)狀態(tài)。解：根據(jù)題意，每次只有一個(gè)輸入有效，可列出輸入與輸出關(guān)系對(duì)應(yīng)的編碼表。如表7.7所示，由編碼表可得出輸出函數(shù)的邏輯表達(dá)式：

由邏輯表達(dá)式可作出構(gòu)成的邏輯電路圖，如圖7.9所示。圖中S0～S9分別代表0～9十個(gè)數(shù)字，如S0按下，則表示對(duì)0進(jìn)行編碼。圖7.98421BCD碼編碼器邏輯電路圖

2.優(yōu)先編碼器普通編碼器電路雖然比較簡(jiǎn)單，但同時(shí)按下2個(gè)或更多鍵時(shí)，其輸出將是混亂的。而在控制系統(tǒng)中被控對(duì)象常常不止一個(gè)，因此必須對(duì)多對(duì)象輸入的控制量進(jìn)行處理。目前廣泛使用的是優(yōu)先編碼器，它允許若干輸入信號(hào)同時(shí)有效，編碼器按照輸入信號(hào)的優(yōu)先級(jí)別進(jìn)行編碼。

（1）二進(jìn)制8線-3線優(yōu)先編碼器常見(jiàn)的集成二進(jìn)制8線-3線優(yōu)先編碼器74LS148，可以將8條輸入數(shù)據(jù)線編碼為二進(jìn)制的3條輸出數(shù)據(jù)線，它對(duì)輸入端采用優(yōu)先編碼，以保證只對(duì)最高位的數(shù)據(jù)線進(jìn)行編碼。

圖7.10是74LS148引腳排列圖，圖中0~7為輸入信號(hào)端，EI是使能輸入端，A0、A1、A2是三個(gè)輸出端，GS和EO是用于擴(kuò)展功能的輸出端。表7.8是74LS148的功能表。圖7.1074LS148引腳排列

表7.874LS148功能表

在表7.8中，輸入和輸出均為低電平有效。優(yōu)先級(jí)別以輸入7為最高，0為最低。EI為使能輸入端，只有EI=0時(shí)，允許編碼；EI=1時(shí)，禁止編碼，此時(shí)A2A1A0=111，且GS=1，EO=1。EO為使能輸出端，主要用于級(jí)聯(lián)，一般接到下一片的EI端。當(dāng)EI=0允許工作時(shí)，如果0~7端有信號(hào)輸入，EO=1；若0~7端無(wú)信號(hào)輸入時(shí)，EO=0。GS為擴(kuò)展輸出端，當(dāng)EI=0時(shí)，只要有編碼信號(hào)，GS就是低電平。利用EI、EO和GS這三個(gè)特殊功能端可將編碼器進(jìn)行擴(kuò)展。

例7.6

試用兩片74LS148擴(kuò)展成16線-4線優(yōu)先編碼器。

解：圖7.11為用兩片74LS148擴(kuò)展成的16線-4線優(yōu)先編碼器。由于每片芯片有8個(gè)輸入端，兩片正好16個(gè)輸入端，因此輸入端無(wú)須擴(kuò)展。而每片輸出代碼為3位，故需要擴(kuò)展1位輸出端。工作情況說(shuō)明如下：將1#芯片的輸入信號(hào)作為低8位輸入，2#芯片的輸入信號(hào)作為高8位輸入，且規(guī)定的優(yōu)先權(quán)最高，的優(yōu)先權(quán)最低。為了保證電路能正常工作，必須使2#芯片的使能輸入端EI=0。圖7.11兩片74LS148擴(kuò)展成16線-4線優(yōu)先編碼器

當(dāng)~中只要有一個(gè)輸入為低電平時(shí)，2#芯片工作且有編碼輸出，其EO=1，GS=0，即相當(dāng)于1#芯片的EI=1，因而1#芯片不工作，此時(shí)D3=1。所以當(dāng)輸入~時(shí)，輸出D3D2D1D0為1000~1111。若~均為高電平，2#芯片不工作，其EO=0，GS=1，相當(dāng)于1#芯片的EI=0，因而1#芯片工作，此時(shí)D3=0。所以當(dāng)輸入~時(shí)，輸出D3D2D1D0為0000~0111。

（2）二-十進(jìn)制10線-4線8421編碼器

8421編碼器有10個(gè)輸入端，4個(gè)輸出端，能把十進(jìn)制數(shù)轉(zhuǎn)換為8421BCD碼。這種電路可視為計(jì)算鍵盤上輸入數(shù)字的方式，如輸入鍵符5，編碼器輸出為0101，然后通過(guò)譯碼器顯示5。

74LS147是一種集成二-十進(jìn)制10線-4線優(yōu)先編碼器，其引腳排列如圖7.12所示，表7.9是它的功能表。圖7.1274LS147引腳排列

表7.974LS147功能表

由表7.9可以看出，輸入低電平有效，輸出的是8421BCD碼的反碼。輸入端采用優(yōu)先編碼，的級(jí)別最高，的級(jí)別最低，在功能表中并沒(méi)有出現(xiàn)，當(dāng)~均無(wú)效（既均為高電平）時(shí)輸出為1111，就是的編碼。

7.3.3譯碼器譯碼是編碼的逆過(guò)程，如圖7.13所示，也就是把二進(jìn)制代碼所表示的信息翻譯過(guò)來(lái)的過(guò)程。實(shí)現(xiàn)譯碼功能的電路稱為譯碼器。

圖7.13譯碼是編碼的逆過(guò)程按邏輯功能特點(diǎn)，譯碼器可以分為通用譯碼器和顯示譯碼器兩大類：

1.通用譯碼器通用譯碼器是直接將代碼轉(zhuǎn)換成電路狀態(tài)的譯碼器。常用的有二進(jìn)制譯碼器和二-十進(jìn)制譯碼器。

（1）二進(jìn)制譯碼器將輸入二進(jìn)制代碼譯成對(duì)應(yīng)輸出信號(hào)的電路，稱為二進(jìn)制譯碼器。若輸入端有N位，代碼組合就有2N個(gè)，當(dāng)然可譯出2N個(gè)輸出信號(hào)，但每次只有一個(gè)輸出信號(hào)是有效的，故常稱為N線-2N線譯碼器。常見(jiàn)的二進(jìn)制譯碼器有2線-4線譯碼器、3線-8線譯碼器、4線-16線譯碼器等。

圖7.14為集成3線-8線譯碼器74LS138的符號(hào)圖，圖7.15為74LS138管腳圖，圖中，A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），

G1、、為控制端（也叫使能端、片選端），控制選通，即控制該電路是否可以譯碼，也便于用戶進(jìn)行功能擴(kuò)展。其真值表見(jiàn)表7.10，當(dāng)G1=0或者=1時(shí)，也即時(shí)，不管輸入A2，A1，A0為何值，譯碼器均處于禁止工作狀態(tài)，輸出全為高電平1；當(dāng)G1=1，同時(shí)=0時(shí)，也即時(shí)，譯碼器處于工作狀態(tài)，輸出信號(hào)由A2，A1，A0決定。圖7.1474LS138符號(hào)

圖7.1574LS138管腳圖

表7.103線-8線譯碼器真值表由真值表可以得到輸出的邏輯函數(shù)式：

集成二進(jìn)制譯碼器的應(yīng)用很多，典型應(yīng)用有：實(shí)現(xiàn)邏輯函數(shù)、譯碼功能的擴(kuò)展、用作數(shù)據(jù)分配器等，下面通過(guò)例題來(lái)說(shuō)明。

例7.7

利用74LS138實(shí)現(xiàn)邏輯函數(shù)：。

解：先將函數(shù)式轉(zhuǎn)換成標(biāo)準(zhǔn)與或式：設(shè)A=A2，B=A1，C=A0

則

當(dāng)74LS138的控制端時(shí)，譯碼器工作。若將A2，A1，A0作為三個(gè)輸入變量，輸出恰好是8個(gè)最小項(xiàng)的反，利用附加的門電路就可以實(shí)現(xiàn)任何三變量的函數(shù)。實(shí)現(xiàn)上述邏輯函數(shù)的組合邏輯電路如圖7.16所示。圖7.16用74LS138實(shí)現(xiàn)組合邏輯

例7.8

利用兩片74LS138實(shí)現(xiàn)4線-16線譯碼器。解：把兩片74LS138適當(dāng)連接可以實(shí)現(xiàn)4線-16線譯碼器，如圖7.17所示。

D、C、B、A為輸入，其中C、B、A做低三位直接接到1#或2#片的A2A1A0端，而D為最高位，用來(lái)作片選信號(hào)，L0~L15為輸出。當(dāng)D=0時(shí)，2#片的禁止工作，1#片工作；

當(dāng)D=1時(shí)，1#片的禁止工作，2#片工作。例如，

當(dāng)DCBA=0101時(shí)，輸出只有L5（1#片的）為低電平；

當(dāng)DCBA=1101時(shí)，輸出只有L13（2#片的）為低電平。圖7.1774LS138實(shí)現(xiàn)4線-16線譯碼器

例7.9

利用74LS138構(gòu)成一位數(shù)據(jù)分配器。

解：圖7.18所示是由74LS138構(gòu)成的一位數(shù)據(jù)分配器。圖中、，將作為數(shù)據(jù)輸入端D，而將A2A1A0作為數(shù)據(jù)分配器的地址。當(dāng)A2A1A0=011時(shí)，若D=1，即，譯碼器不工作，均為1；若D=0，即，譯碼器使能（即譯碼），只有，其余輸出均為1。因此，數(shù)據(jù)D被分配到了輸出端。由此看來(lái)，從送來(lái)的數(shù)據(jù)只能分配到A2A1A0所指定的輸出端。圖7.18數(shù)據(jù)分配器

2．二-十進(jìn)制譯碼器把4位二進(jìn)制代碼翻譯成對(duì)應(yīng)的1位十進(jìn)制數(shù)字的電路，稱為二-十進(jìn)制譯碼器。它有4個(gè)輸入端，輸入為8421BCD碼，10個(gè)輸出端，所以又稱為4線-10線譯碼器。圖7.19為集成8421BCD碼譯碼器74LS42的符號(hào)圖，輸出低電平有效。圖7.20為74LS42管腳圖，功能表如表7.11所示。圖7.1974LS42符號(hào)圖圖7.2074LS42管腳圖

表7.1174LS42的功能表

CC4028是CMOS集成4線-10線譯碼器，其功能及外引線分布如圖7.21（a）所示，圖7.21（b）是它的輸入、輸出方法。通用譯碼器除用于譯碼外，還可以用于數(shù)據(jù)選擇、數(shù)據(jù)分配、數(shù)字比較、脈沖發(fā)生和控制等許多方面。圖7.21CC4028及其輸入、輸出連接

2.數(shù)字顯示器件及顯示譯碼器在數(shù)字系統(tǒng)中，往往要求把測(cè)量和運(yùn)算的結(jié)果直接用十進(jìn)制數(shù)字顯示出來(lái)，以便于觀察，這就需要有譯碼器翻譯出特定的信號(hào)去驅(qū)動(dòng)數(shù)字顯示器件，這種類型的譯碼器叫做顯示譯碼器。

（1）數(shù)字顯示器件用于數(shù)字儀器中的顯示器就其工作原理、性能及規(guī)格等方面區(qū)分，品種較多，但主要有半導(dǎo)體發(fā)光顯示器（LED）、液晶顯示器（LCD）和等離子體顯示板。

①LED顯示器。LED顯示器分為兩種。一種是發(fā)光二極管（又稱LED）；另一種是發(fā)光數(shù)碼管（又稱LED數(shù)碼管）。長(zhǎng)度小于0.5in（1in=2.54cm）的數(shù)碼管，內(nèi)部有8個(gè)發(fā)光二極管，將發(fā)光二極管組成七段數(shù)字圖形和一個(gè)小數(shù)點(diǎn)封裝在一起，就做成發(fā)光數(shù)碼管，又稱七段LED顯示器，圖7.22所示的是發(fā)光數(shù)碼管的結(jié)構(gòu)。這些發(fā)光二極管一般采用兩種連接方式，即共陰極接法和共陽(yáng)極接法。圖7.22發(fā)光數(shù)碼管的結(jié)構(gòu)

在使用中，共陽(yáng)極接法的數(shù)碼管陽(yáng)極接高電平，則其內(nèi)部陰極接低電平的那些發(fā)光二極管發(fā)光。反之，共陰極接法的數(shù)碼管陰極接低電平，則其內(nèi)部陽(yáng)極接高電平的那些發(fā)光二極管發(fā)光。半導(dǎo)體LED顯示器件的特點(diǎn)是清晰悅目，工作電壓低（1.5～3V），體積小，壽命長(zhǎng)（一般大于1000h），響應(yīng)速度快（1～100ns），顏色豐富多彩（有紅、黃、綠等顏色），工作可靠。LED數(shù)碼管是目前最常用的數(shù)字顯示器件，常用的有BS204（共陽(yáng)極）和BS202（共陰極）等。

②LCD顯示器。LCD顯示器中的液態(tài)晶體材料是一種有機(jī)化合物，在常溫下既有液體特性，又有晶體特性。利用液晶在電場(chǎng)作用下產(chǎn)生光的散射或偏光作用原理，便可實(shí)現(xiàn)數(shù)字顯示。液晶顯示器的最大優(yōu)點(diǎn)是供電電壓低和微功耗，通常電壓為1.5～5V，功耗僅微安量級(jí)，是各類顯示器中功耗最低者，可直接用CMOS集成電路驅(qū)動(dòng)。同時(shí)LCD制造工藝簡(jiǎn)單，體積小而薄，特別適用于小型數(shù)字儀表中。液晶顯示器近幾年發(fā)展迅速，開(kāi)始出現(xiàn)高清晰度、大屏幕顯示的液晶器件。可以說(shuō)，液晶顯示器將是具有廣泛前途的顯示器件。

③等離子體顯示板。等離子體顯示板是一種較大的平面顯示器件，采用外加電壓使氣體放電發(fā)光，并借助放電點(diǎn)的組合形成數(shù)字圖形。等離子體顯示板結(jié)構(gòu)類似液晶顯示器，但兩平行板間的物質(zhì)是惰性氣體。這種顯示器件工作可靠，發(fā)光亮度大，常用于大型活動(dòng)場(chǎng)所。我國(guó)在等離子體顯示板應(yīng)用方面已經(jīng)取得了巨大成功。

（2）顯示譯碼器專門用來(lái)驅(qū)動(dòng)數(shù)碼管工作的譯碼器稱為顯示譯碼器。它與二進(jìn)制譯碼器的區(qū)別是：對(duì)于一個(gè)特定的代碼輸入，七個(gè)輸出端中可能同時(shí)有多個(gè)輸出端有信號(hào)輸出。

①BCD碼七段顯示譯碼器。目前用得較多的是BCD碼七段顯示譯碼器，它是將8421BCD碼翻譯成七段碼，以便驅(qū)動(dòng)七段顯示器，顯示出相應(yīng)的十進(jìn)制的10個(gè)數(shù)碼。其輸入為8421BCD碼A，B，C，D，輸出為驅(qū)動(dòng)七段發(fā)光二極管顯示字形的信號(hào)a，b，c，d，e，f，g，如圖7.23所示。顯然，若采用共陰極數(shù)碼管，則輸出的a，b，c，d，e，f，g應(yīng)該為“1”，若采用共陽(yáng)極數(shù)碼管，則輸出的a，b，c，d，e，f，g應(yīng)該為“0”，這樣就能驅(qū)動(dòng)顯示段發(fā)光。圖7.23顯示譯碼器及七段數(shù)碼管關(guān)系示意圖

②集成BCD碼七段顯示譯碼器。由于顯示器件的種類比較多，應(yīng)用又十分廣泛，因而廠家生產(chǎn)用于顯示驅(qū)動(dòng)的譯碼器也有各種不同的規(guī)格和品種。例如，對(duì)于常見(jiàn)的用來(lái)驅(qū)動(dòng)七段字形顯示器的BCD碼七段顯示譯碼器就有74LS47（共陽(yáng)極，無(wú)上拉電阻）、74LS48（共陰極，有上拉電阻）、CC4511（共陰極，有上拉電阻）、74LS49（共陰極，無(wú)上拉電阻）等多種型號(hào)。圖7.24為集成BCD4線-7段字型顯示譯碼器74LS48的符號(hào)圖，圖7.25為74LS48管腳圖，功能表如表7.12所示。圖7.2474LS48符號(hào)圖

圖7.2574LS48管腳圖

表7.1274LS48的功能表

74LS48高電平有效，適合與共陰極數(shù)碼管配合使用。其功能說(shuō)明如下：從真值表可以看出，當(dāng)輸入DCBA為0000~1001時(shí)，顯示0~9數(shù)字信號(hào)；而當(dāng)輸入為1010~1110時(shí)，顯示穩(wěn)定的非數(shù)字信號(hào)；當(dāng)輸入為1111時(shí)，7個(gè)顯示段全熄滅。為試燈輸入端。當(dāng)=0，=1/時(shí)，不管其它輸入狀態(tài)如何，a~g七段全亮，用于檢查各段發(fā)光二極管的好壞。為動(dòng)態(tài)滅“0”（消隱）輸入端。當(dāng)=1，=/0時(shí)，如果DCBA=0000時(shí)，若=0，a~g七段全滅，不顯示“0”；而=1時(shí)，則顯示“0”。它是為降低功耗而設(shè)置的，與配合，可用于熄滅多位數(shù)字前后所不需要顯示的零。

為熄燈輸入端/動(dòng)態(tài)滅“0”輸出端，低電平有效。這個(gè)端子比較特殊，和是線與邏輯，既可作輸入，也可作輸出，它們共用一根外引線，以減少端子數(shù)目。功能表中“/”上邊的字母表示輸入，“/”下邊的字母

表示輸出。當(dāng)=0時(shí)，a~g七段全滅；作動(dòng)態(tài)滅“0”指示，即當(dāng)本位滅“0”時(shí)，=0輸出，控制下一位的，作為“0”輸入?？刂菩盘?hào)的優(yōu)先級(jí)別是：、、。

圖7.26所示是、的連接方法，目的是滅掉不必要的0。例如，正常譯碼的十進(jìn)制數(shù)分別是：305、008、060、200，其中黑體的0就沒(méi)有必要顯示，用圖7.26可分別顯示為：305、8、60、200。

圖7.26、的連接方法

74LS47與74LS48的功能相同，只是字段輸出低電平有效，可直接驅(qū)動(dòng)共陽(yáng)極的0.5in半導(dǎo)體數(shù)碼管。

CC4511驅(qū)動(dòng)共陰極LED數(shù)碼管BS202。如圖7.27所示為CC4511的引腳排列。A，B，C，D為BCD碼輸入端，a，b，c，d，e，f，g為譯碼輸出端，輸出“1”有效，用來(lái)驅(qū)動(dòng)共陰極LED數(shù)碼管；為測(cè)試輸入端，=“0”時(shí)，譯碼輸出全為“1”；為消隱輸入端，=“0”時(shí)，譯碼輸出全為“0”；LE為鎖定端，LE=“1”時(shí)譯碼器處于鎖定（保持）狀態(tài)，譯碼輸出保持在LE=0時(shí)的數(shù)值，LE=0為正常譯碼。由于CC4511內(nèi)接有上拉電阻，故只需要在輸出端與數(shù)碼段之間串入限流電阻即可，對(duì)于沒(méi)有上拉電阻的顯示譯碼器，則需要在譯碼器的輸出端和電源之間接入一個(gè)適當(dāng)?shù)碾娮瑁捎谳敵鰹楦唠娖接行?，所以?yīng)使用共陰數(shù)碼管，這里采用BS202。CC4511具有拒偽碼功能，當(dāng)輸入碼超過(guò)1001時(shí)，輸出全為0，數(shù)碼管熄滅。圖7.27CC4511引腳排列CC4511與BS202的連接如圖7.28所示。圖7.28CC4511驅(qū)動(dòng)數(shù)碼管BS202

7.3.4數(shù)值比較器實(shí)現(xiàn)對(duì)兩個(gè)n位二進(jìn)制數(shù)進(jìn)行比較并判斷其大小關(guān)系的邏輯電路稱為數(shù)值比較器。兩個(gè)n位二進(jìn)制數(shù)A（）和

B（）比較的結(jié)果，可能有A>B，A=B，A<B3種情況。兩數(shù)相比，高位的比較結(jié)果起決定作用，即高位不等便可以確定兩數(shù)不等，高位相等再進(jìn)行低1位的比較，所有位均相等才表示兩數(shù)相等。所以，n位二進(jìn)制數(shù)的比較過(guò)程是從高位到低位逐位進(jìn)行比較的，也就是說(shuō)，n位二進(jìn)制數(shù)值比較器是由n個(gè)1位二進(jìn)制數(shù)值比較器組成的。

1.一位數(shù)值比較器兩個(gè)1位二進(jìn)制數(shù)A和B相比較，有3種可能，如圖7.29所示。根據(jù)其功能可列出真值表如表7.13所示。圖7.16兩個(gè)1位二進(jìn)制數(shù)的比較器

表7.13兩個(gè)1位二進(jìn)制數(shù)比較的真值表

ABMGL00010010011010011010

兩個(gè)1位二進(jìn)制數(shù)值比較器的邏輯表達(dá)式為

根據(jù)上式可做出邏輯電路圖，如圖7.30所示。圖7.30兩個(gè)1位二進(jìn)制數(shù)比較的邏輯電路

2．4位數(shù)值比較器

n位二進(jìn)制數(shù)值比較器由n個(gè)1位數(shù)值比較器組成，4位二進(jìn)制數(shù)值比較器由4個(gè)1位數(shù)值比較器組成。例如，A3A2A1A0，B3B2B1B0是兩個(gè)4位二進(jìn)制數(shù)A和B，進(jìn)行比較時(shí)應(yīng)首先比較A3和B3。如果A3>B3，那么不管其他幾位數(shù)碼為何值，肯定是A>B。若A3<B3，則不管其他幾位數(shù)碼為何值，肯定是A<B。如果A3=B3，就必須通過(guò)比較低1位A2和B2來(lái)判斷A和B的大小，如果A2=B2，還必須通過(guò)比較更低1位A1和B1來(lái)判斷，依次類推，直至比較出A和B的大小。

4位數(shù)值比較器常見(jiàn)的型號(hào)有74LS85、54LS85、CC14585等。74LS85引腳如圖7.31所示，74LS85的符號(hào)如圖7.32所示，其真值表見(jiàn)表7.14。圖7.314位數(shù)值比較器74LS85引腳圖

在74LS85的引腳及真值表中，除了兩個(gè)4位二進(jìn)制數(shù)輸入端外，還有3個(gè)用于擴(kuò)展的串聯(lián)（也稱級(jí)聯(lián)）輸入端（A'>B'A'<B'A'=B'），其邏輯功能相當(dāng)于在4位二進(jìn)制數(shù)比較器的最低位A0，B0后添加了1位更低的比較數(shù)位。表中“×”表示無(wú)論是大于還是小于都不影響結(jié)果。圖7.3274LS85符號(hào)圖

表7.144位二進(jìn)制數(shù)的比較器真值表比較輸入級(jí)聯(lián)輸入輸出A3B3A2B2A1B1A0B0A’>B’A’<B’A=BA>BA<BA=BA3>B3××××××100A3<B3××××××010A3=B3

A2>B2×××××100A3=B3A2<B2×××××010A3=B3A2=B2A1>B1××××100A3=B3A2=B2A1<B1××××010A3=B3A2=B2A1=B1A0>B0×××100A3=B3A2=B2A1=B1A0<B0×××010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001

例7.10

試用兩片74LS85構(gòu)成8位數(shù)值比較器。

解：圖7.33為用兩片74LS85構(gòu)成的8位數(shù)值比較器。比較兩個(gè)8位二進(jìn)制數(shù)A和B。

A=a7a6a5a4a3a2a1a0，a7為最高位，a0為最低位

B=b7b6b5b4b3b2b1b0，b7為最高位，b0為最低位

1#片比較低4位數(shù)值，2#片比較高4位數(shù)值，低4位數(shù)值比較結(jié)果（三個(gè)輸出）送到高4位數(shù)值相應(yīng)的級(jí)聯(lián)輸入端，而低4位數(shù)值比較器的級(jí)聯(lián)輸入端的接法是：A'>B'和A'<B'接地，A'=B'接高電平（5V），因?yàn)榈?位數(shù)值的比較結(jié)果就取決這4位數(shù)值本身。圖7.33兩片74LS85構(gòu)成的8位數(shù)值比較器

7.3.5數(shù)據(jù)選擇器在多路輸入數(shù)據(jù)的傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選擇傳送到輸出端的電路，稱為數(shù)據(jù)選擇器。數(shù)據(jù)選擇器又稱為多路選擇器或多路開(kāi)關(guān)。

1．四選一數(shù)據(jù)選擇器數(shù)據(jù)選擇器的基本邏輯功能是在一些選擇信號(hào)的控制下，從多路輸入數(shù)據(jù)中選擇一路作為輸出，其原理可用一個(gè)單刀多擲開(kāi)關(guān)來(lái)描述，可用圖7.34（a）來(lái)表示，其中S1S0為控制信號(hào)，D0～D3為4個(gè)數(shù)據(jù)輸入，Y為輸出。該圖為四路輸入數(shù)據(jù)選擇一路輸出的數(shù)據(jù)選擇器，可用圖7.34（b）框圖表示，其作用是將輸入并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù)輸出。圖7.34四選一數(shù)據(jù)選擇器

表7.15選擇控制信號(hào)狀態(tài)約定表

表7.16四選一數(shù)據(jù)選擇器真值表

由真值表可寫出輸出函數(shù)Y的邏輯表達(dá)式由上式同學(xué)們自己可做出四選一的邏輯電路圖。S1S0Y00D001D110D211D3輸入輸出DS1S0YD000D0D101D1D210D2D311D3選擇D0～D3四路數(shù)據(jù)輸入的哪一路作為輸出，可按選擇控制信號(hào)狀態(tài)約定，如表7.15所示，其相應(yīng)的真值表

如表7.16所示。

2．集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器的規(guī)格品種很多，如四選一，八選一等等，重要的是看懂真值表7.17，理解其邏輯功能。在這里我們介紹常用的八選一數(shù)據(jù)選擇器。圖7.35所示的是集成八選一數(shù)據(jù)選擇器74LS151的引腳圖。74151，74251，74LS251的引腳圖也一樣，它有8個(gè)數(shù)據(jù)輸入端D0～D7，3個(gè)地址輸入端A0，A1，A2，一個(gè)選通控制端，低電平有效，兩個(gè)互補(bǔ)的輸出端和。

從真值表可以看出，當(dāng)=1時(shí)，選擇器被禁止，無(wú)論地址碼是什么，Y總是等于0；當(dāng)=0時(shí)，選擇器被選中（使能工作），Y依據(jù)A2A1A0取值的不同，選擇數(shù)據(jù)D0～D7中的一個(gè)，此時(shí)有：

可見(jiàn)，利用數(shù)據(jù)選擇器可以實(shí)現(xiàn)任何一個(gè)三變量的邏輯函數(shù)。圖7.35集成八選一數(shù)據(jù)選擇器引腳圖表7.17集成八選一數(shù)據(jù)選擇器真值表

輸入輸出

DA2A1A0

××××1

01D00000

D0

D10010

D1

D20100

D2

D30110

D3

D41000

D4

D51010

D5

D61100

D6

D71110

D7

例7.11

用74LS151實(shí)現(xiàn)邏輯函數(shù)。

解：令A(yù)=A2，B=A1，C=A0

先將Y寫成最小項(xiàng)之和的形式：

然后與74LS151的輸出表達(dá)式比較。令74LS151的=0，

D5=D6=D7=1，

D0=D1=D2=D3=D4=0，即可得到給定的邏輯函數(shù)，如圖7.36所示。圖7.36例7.11的圖

3.數(shù)據(jù)分配器數(shù)據(jù)分配器是數(shù)據(jù)選擇器的逆過(guò)程。在選擇控制信號(hào)作用下，將一路輸入信息傳送到多個(gè)輸出端中指定的輸出通道上進(jìn)行傳輸?shù)碾娐?，稱為數(shù)據(jù)分配器。其工作原理可用圖7.37來(lái)描述，作用是將串行數(shù)據(jù)輸入變?yōu)椴⑿袛?shù)據(jù)輸出。

圖7.37數(shù)據(jù)分配器原理描述

如將譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址信號(hào)輸入端使用，則譯碼器變成為一個(gè)數(shù)據(jù)分配器。

7.4組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

7.4.1競(jìng)爭(zhēng)-冒險(xiǎn)所謂競(jìng)爭(zhēng)是指組合邏輯電路中，同一輸入信號(hào)經(jīng)過(guò)不同途徑傳輸后到達(dá)同一門輸入端的時(shí)間有先有后的現(xiàn)象。所謂冒險(xiǎn)是指由于競(jìng)爭(zhēng)而使電路的輸出發(fā)生瞬時(shí)錯(cuò)誤的現(xiàn)象。圖7.38中，理想情況下電路有穩(wěn)定輸出：但實(shí)際上門電路有延遲，滯后于輸入A，結(jié)果使得與門的輸出Y就出現(xiàn)了“毛刺”。這就是由競(jìng)爭(zhēng)造成的錯(cuò)誤輸出，這種寬度很窄的脈沖，人們形象地稱其為毛刺。一旦出現(xiàn)了毛刺，若下級(jí)負(fù)載對(duì)毛刺敏感，則毛刺將使負(fù)載電路發(fā)生誤動(dòng)作，破壞邏輯關(guān)系。圖7.38競(jìng)爭(zhēng)-冒險(xiǎn)

7.4.2競(jìng)爭(zhēng)-冒險(xiǎn)的識(shí)別

1.代數(shù)法如果給一個(gè)邏輯表