EDA技術(shù)論文報(bào)告

目錄1.EDA概述………12.EDA發(fā)展的最新動(dòng)向2.1新器件……………………22.2新工具軟件………………22.3在FPGA中植入嵌入式系統(tǒng)處理器………22.4基于FPGA的DSP系統(tǒng)設(shè)計(jì)……………22.5計(jì)算機(jī)處理器設(shè)計(jì)………32.6與ASIC市場(chǎng)的競(jìng)爭(zhēng)技術(shù)…………………33.關(guān)于EDA技術(shù)的應(yīng)用…………34.電子搶答器的EDA設(shè)計(jì)與實(shí)現(xiàn)4.1電子搶答器的功能………44.2電子搶答器的結(jié)構(gòu)原理…………………54.3體會(huì)……………………8參考文獻(xiàn)………9摘要：隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、工業(yè)自動(dòng)化、儀器儀表等領(lǐng)域工作中，EDA技術(shù)的含量以驚人的速度上升，從而使它成為當(dāng)今電子技術(shù)發(fā)展的前沿之一;本文首先闡述了EDA的基本概念和發(fā)展過(guò)程，并以硬件描述語(yǔ)言(VHDL)為主要表達(dá)方式，以QuartusⅡ開(kāi)發(fā)軟件為設(shè)計(jì)工具，闡述了電子搶答器的工作原理和軟硬件實(shí)現(xiàn)方法，并對(duì)所設(shè)計(jì)的電子搶答器進(jìn)行了時(shí)序仿真和硬件驗(yàn)證。關(guān)鍵詞：EDA發(fā)展與應(yīng)用電子搶答器VHDLQuartusⅡ1.EDA概述EDA（ElectronicDesignAutomation）技術(shù)，近十年來(lái)隨著微電子和計(jì)算機(jī)技術(shù)的進(jìn)步及電子產(chǎn)品市場(chǎng)運(yùn)作節(jié)奏的進(jìn)一步加快已邁入了一個(gè)全新的階段[1]，其特點(diǎn)是通過(guò)軟件方式的設(shè)計(jì)和測(cè)試，達(dá)到對(duì)既定功能的硬件系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)。是一種以計(jì)算機(jī)為工作平臺(tái),利用計(jì)算機(jī)圖形學(xué)、拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以至人工智能學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科的最新成果而開(kāi)發(fā)出來(lái)的一整套軟件工具；是一種幫助電子設(shè)計(jì)工程師從事電子系統(tǒng)設(shè)計(jì)的綜合技術(shù)。它的出現(xiàn)極大的改變了傳統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過(guò)程乃至設(shè)計(jì)觀念，使廣大的電子設(shè)計(jì)工程師開(kāi)始實(shí)現(xiàn)“概念驅(qū)動(dòng)工程”的夢(mèng)想。設(shè)計(jì)師們擺脫了大量的輔助設(shè)計(jì)工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，用新的思路來(lái)發(fā)掘硬件設(shè)備的潛力，從而極大地提高了設(shè)計(jì)效率，縮短了產(chǎn)品的研制周期。尤其是九十年代初Lattice公司首創(chuàng)ISP（InSystemProgrammability）技術(shù)，加之各大VLSI廠商紛紛推出各種系列的大規(guī)模和超大規(guī)模FPGA和CPLD產(chǎn)品,以大規(guī)模集成電路為物質(zhì)基礎(chǔ)的EDA技術(shù)終于打破了軟硬件之間的最后屏障，使硬件設(shè)計(jì)軟化了，而不受產(chǎn)品是否已交付使用的限制，給電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)帶來(lái)了革命性的變化。不僅如此，隨EDA技術(shù)的發(fā)展和FPGA/CPLD在深亞微米領(lǐng)域的進(jìn)軍，片上系統(tǒng)將成為可能。隨著互聯(lián)網(wǎng)上的EDA服務(wù)的成熟，EDA產(chǎn)業(yè)界認(rèn)為：今后五年內(nèi)龐大的公司大樓將退出歷史舞臺(tái)。分散的設(shè)計(jì)小組；遠(yuǎn)程設(shè)計(jì)工具的利用；網(wǎng)上詳盡的零部件信息；以及設(shè)計(jì)項(xiàng)目的遠(yuǎn)程管理等將得以在全世界范圍內(nèi)實(shí)現(xiàn)，而且反應(yīng)的迅速程度可以和目前企業(yè)網(wǎng)達(dá)到的水平相差無(wú)幾。EDA是電子設(shè)計(jì)自動(dòng)化（ElectronicDesignAutomation）縮寫(xiě)，是90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來(lái)的。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言HDL（HardwareDescriptionlanguage）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來(lái)。也就是說(shuō)，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件。

適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JED文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。

硬件描述語(yǔ)言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言，如：C、PASCAL而言的。HDL語(yǔ)言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可利用HDL程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。目前，就FPGA/CPLD開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。2.EDA發(fā)展的最新動(dòng)向隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、工業(yè)自動(dòng)化、儀器儀表等領(lǐng)域工作中，EDA技術(shù)的含量以驚人的速度上升，從而使它成為當(dāng)今電子技術(shù)發(fā)展的前沿之一。由于在電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的明顯優(yōu)勢(shì)，基于大規(guī)?？删幊唐骷鉀Q方案的EDA技術(shù)及其應(yīng)用在近年中有了巨大的發(fā)展，將電子設(shè)計(jì)技術(shù)[4]再次推向又一嶄新的歷史階段。這些新的發(fā)展大致包括這樣6個(gè)方面：①新器件；②新工具軟件；③嵌入式系統(tǒng)設(shè)計(jì)；④DSP系統(tǒng)設(shè)計(jì)；⑤計(jì)算機(jī)處理器設(shè)計(jì)[5.6]；⑥與ASIC市場(chǎng)的競(jìng)爭(zhēng)技術(shù)。以下將分別予以說(shuō)明。

2.1新器件

由于市場(chǎng)產(chǎn)品的需求和市場(chǎng)競(jìng)爭(zhēng)的促進(jìn)，成熟的EDA工具所能支持的，同時(shí)標(biāo)志著最新EDA工具所能支持的，同時(shí)標(biāo)志著最新EDA技術(shù)發(fā)展成果的新器件不斷涌現(xiàn)，其特點(diǎn)主要表現(xiàn)為：

（1）大規(guī)模。（2）低功耗（3）模擬可編程。（4）含多種專用端口和附加功能模塊的FPGA。

2.2新工具軟件

為了適應(yīng)更大規(guī)模FPGA的開(kāi)發(fā)，包括片上系統(tǒng)的DSP的開(kāi)發(fā)，除了第三方EDA公司不斷更新的通用EDA工具外，主要PLD供應(yīng)商也相繼推出，并適時(shí)升級(jí)其EDA開(kāi)發(fā)工具。2.3在FPGA中植入嵌入式系統(tǒng)處理器

目前最為常用的嵌入式系統(tǒng)大多采用了含有ARM的32位知識(shí)產(chǎn)權(quán)處理器核的器件。但是，這種將IP硬核植入FPGA的解決方案存在5種不夠完美之處。但是如果利用軟核嵌入式系統(tǒng)處理器就能有效地解決那五種不利因素。它們分別是Altera的Nios核與Xilinx的MicroBlaze。特別是前者。在開(kāi)發(fā)工具的完備性方面、對(duì)常用的嵌入式操作系統(tǒng)支持方面，Nios都優(yōu)于MicroBlaze。就成本而言，由于Nios是由Altera直接推出而非第三方產(chǎn)品，故用戶通常無(wú)需支付知識(shí)產(chǎn)權(quán)費(fèi)用，Nios的使用費(fèi)僅僅是其占用的FPGA的邏輯資源費(fèi)。因此，選用的FPGA越便宜，則Nios的使用費(fèi)就越便宜。

2.4基于FPGA的DSP系統(tǒng)設(shè)計(jì)

在這去很長(zhǎng)一段時(shí)間內(nèi)，DSP處理器（如T1的TMS320系列）是DSP應(yīng)用系統(tǒng)核心器件的唯一選擇。盡管DSP處理器具有通過(guò)軟件設(shè)計(jì)能適用于不同功能實(shí)現(xiàn)的靈活性，但面對(duì)當(dāng)今迅速變化的DSP應(yīng)用市場(chǎng)，特別是面對(duì)現(xiàn)代能信技術(shù)的發(fā)展，早已顯得力不從心了。

現(xiàn)代大容量、高速度的FPGA的出現(xiàn)，克服了上述方案的諸多不足。在這些FPGA中，一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問(wèn)題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、易于測(cè)試及硬件升級(jí)。

2.5計(jì)算機(jī)處理器設(shè)計(jì)

EDA技術(shù)與FPGA在通信領(lǐng)域中的成功已是眾所周知的事實(shí)了，而對(duì)于一般的處理器的實(shí)現(xiàn)也已司空見(jiàn)慣。如利用硬件描述語(yǔ)言設(shè)計(jì)嵌入式系統(tǒng)處理器、各類CPU或單片機(jī)等，并以軟核的形式在FPGA中實(shí)現(xiàn)。但利用FPGA實(shí)現(xiàn)高性能的處理器，乃至超級(jí)計(jì)算機(jī)處理器的功能，不能不說(shuō)是一項(xiàng)嶄新的嘗試。目前，盡管基于EDA技術(shù)的計(jì)算機(jī)處理器的FPGA實(shí)現(xiàn)尚未進(jìn)入全面的商業(yè)化開(kāi)發(fā)階段，但其研究和應(yīng)用的成果卻不得不令人深感FPGA在這一領(lǐng)域中的巨大潛力和廣闊的市場(chǎng)。

2.6與ASIC市場(chǎng)的競(jìng)爭(zhēng)技術(shù)

盡管EDA技術(shù)開(kāi)發(fā)對(duì)象是ASIC和FPGA[7]，但它們?cè)趹?yīng)用領(lǐng)域中的優(yōu)勢(shì)和劣勢(shì)的對(duì)比歷來(lái)十分鮮明。然而在近年來(lái)，隨著EDA開(kāi)發(fā)工具功能的不斷加強(qiáng)，F(xiàn)PGA器件性能的提高，這種對(duì)比在許多方面正在趨于模糊。一方面，相對(duì)于ASIC應(yīng)用市場(chǎng)，具有競(jìng)爭(zhēng)力的FPGA器件的出現(xiàn)，使FPGA原來(lái)在單片成本、邏輯規(guī)模和工作速度等方面相對(duì)于ASIC的劣勢(shì)越來(lái)越小，而其巨大的靈活性、現(xiàn)場(chǎng)可配置性（相當(dāng)于現(xiàn)場(chǎng)硬件升級(jí)或硬件重構(gòu)）、良好的設(shè)計(jì)效率和成功率，使得FPGA成為ASIC市場(chǎng)競(jìng)爭(zhēng)者的地位不斷強(qiáng)化。Altera推出的Cyclone系列FPGA和Xilinx推出的Spartan-3系列FPGA都稱為此類大規(guī)?？删幊唐骷拇怼．?dāng)然這只是一種間接的競(jìng)爭(zhēng)與替代。另一方面，通過(guò)強(qiáng)化EDA工具的設(shè)計(jì)能力，在保持FPGA開(kāi)發(fā)優(yōu)勢(shì)的前提下，引入ASIC的開(kāi)發(fā)流程，從而對(duì)ASIC市場(chǎng)形成直接競(jìng)爭(zhēng)。這就是Altera推出的HardCopy技術(shù)。

由于EDA技術(shù)是面向解決電子系統(tǒng)最基本最低層硬件實(shí)現(xiàn)問(wèn)題的技術(shù)，因此就其發(fā)展趨勢(shì)的橫向看，勢(shì)必涉及越來(lái)越廣闊的電子技術(shù)及電子設(shè)計(jì)技術(shù)領(lǐng)域。其中包括電子工程、電子信息[3]、通信、航天航空、工業(yè)自動(dòng)化、家電、生物工程等等。而且隨著大規(guī)模集成電路技術(shù)的發(fā)展和EDA工具軟件功能的不斷加強(qiáng)，所涉及的領(lǐng)域還將不斷擴(kuò)大；而從縱向看，EDA技術(shù)實(shí)現(xiàn)的硬件形式和涉及的理論模型必將走向一個(gè)統(tǒng)一的結(jié)合體，即單片系統(tǒng)SOC或SOPC。3.關(guān)于EDA技術(shù)的應(yīng)用可以說(shuō)現(xiàn)在的EDA技術(shù)的發(fā)展史非常迅猛的，而且應(yīng)用也非常的廣泛。在教學(xué)這一方面，特別是電子類的專業(yè)的時(shí)間當(dāng)中幾乎是所有的理工科類的高校都會(huì)開(kāi)設(shè)EDA的課程。開(kāi)設(shè)的目的主要就是為了能夠讓學(xué)生更加的了解EDA的基本原理以及基本概念，讓它更容易掌握描述系統(tǒng)的落機(jī)方法，不僅能夠讓實(shí)驗(yàn)設(shè)備或者是設(shè)計(jì)出的電子系統(tǒng)能夠更加具有高的可靠性，不僅又經(jīng)濟(jì)、快速而且很容易實(shí)現(xiàn)，修改起來(lái)也很方便。與此同時(shí)能夠大大的提高學(xué)生的實(shí)踐動(dòng)手能力、創(chuàng)新能力以及計(jì)算機(jī)應(yīng)用能力，從而為今后的工作打下扎實(shí)的基礎(chǔ)。就譬如說(shuō)在學(xué)習(xí)CDMA的無(wú)線通信系統(tǒng)的當(dāng)中，所有的移動(dòng)手機(jī)以及無(wú)線基站都在一個(gè)相同的頻譜工作，也是為了區(qū)別開(kāi)來(lái)呼叫的不同性，每一個(gè)手機(jī)都擁有一個(gè)唯一的碼序列，CDMA基站必須要能夠?qū)⑦@些不一樣的觀點(diǎn)的碼序進(jìn)行分辨才能夠辨別出不同的傳呼進(jìn)程，這樣就是為了能夠通過(guò)匹配的濾波器的輸出現(xiàn)實(shí)在出入數(shù)據(jù)流當(dāng)中能夠探測(cè)到一個(gè)固定的碼序列：FPGA。也是為了能夠獲取良好的濾波器的設(shè)計(jì)而完成的DSP的高級(jí)數(shù)據(jù)處理的功能，所以在FPGA的現(xiàn)代通信領(lǐng)域上面說(shuō)獲得的廣泛的應(yīng)用。在產(chǎn)品設(shè)計(jì)以及制造方面，從高性能的微處理器、數(shù)字信號(hào)處理器最后到彩電、音響還有電子玩具的電路等方面，EDA的技術(shù)不僅僅是應(yīng)用在前期的計(jì)數(shù)機(jī)模擬仿真、產(chǎn)品調(diào)試，并且也是在電子設(shè)備的研制還有生成、電路板的焊接到呢個(gè)方面有著非常重要的作用?？偟膩?lái)說(shuō)電子EDA的技術(shù)依然成為了電子工業(yè)領(lǐng)域不可或缺的一部分了。EDA技術(shù)發(fā)展非常迅速，漸漸地在教學(xué)、科研、產(chǎn)品設(shè)計(jì)還有制造等方面都發(fā)揮了非常巨大的作用。在科研方面：主要利用的就是通過(guò)利用電路的仿真工具所進(jìn)行的電路設(shè)計(jì)以及仿真,通過(guò)利用虛擬儀器進(jìn)行產(chǎn)品的調(diào)試等方面。EDA在產(chǎn)品的設(shè)計(jì)還有制造方面的應(yīng)用也是非常好的：先是從高性能的微處理器、數(shù)字信號(hào)處理器一直到彩電、音響還有帶你玩具電路這樣的，EDA技術(shù)不僅僅是將前期的計(jì)算機(jī)模擬仿真進(jìn)行應(yīng)用，更是將PCB的制作、電子設(shè)備的研發(fā)、電路板的焊接還有ASIC的流片過(guò)程等這些都發(fā)生了非常重要的作用?？梢哉f(shuō)電子EDA技術(shù)[7]已經(jīng)成為了電子工業(yè)領(lǐng)域當(dāng)中的一項(xiàng)不可或缺的技術(shù)了。世界上很多國(guó)家都在積極進(jìn)行軟件開(kāi)發(fā)的工作，新的EDA軟件設(shè)計(jì)工具如雨后春筍般相繼被研發(fā)出來(lái)，美國(guó)的研發(fā)科技一直處在前沿的位置，占整個(gè)市場(chǎng)的主導(dǎo)地位，日本和韓國(guó)也有很強(qiáng)的芯片設(shè)計(jì)工具，但是他們并不對(duì)外開(kāi)放，我們國(guó)家的芯片設(shè)計(jì)研發(fā)水平有限，技術(shù)也不是很成熟，所以設(shè)計(jì)軟件的性能還不是很強(qiáng)。不過(guò)，根據(jù)最新的統(tǒng)計(jì)顯示，我國(guó)和印度正在成為EDA技術(shù)設(shè)計(jì)方面[8]發(fā)展最快的兩個(gè)市場(chǎng)，相信在不久的將來(lái)，我國(guó)的科技工作者和設(shè)計(jì)團(tuán)隊(duì)會(huì)趕上世界先進(jìn)水平，將這一優(yōu)秀的電子設(shè)計(jì)技術(shù)更好的應(yīng)用到社會(huì)發(fā)展的各個(gè)領(lǐng)域，為祖國(guó)建設(shè)提供更好的技術(shù)支持。4.電子搶答器的EDA設(shè)計(jì)與實(shí)現(xiàn)4.1電子搶答器的功能該電子搶答器實(shí)現(xiàn)的功能主要包括四項(xiàng)操作：4.1.1第一搶答信號(hào)的鑒別和鎖存該電子搶答器共設(shè)4個(gè)組別，每組控制一個(gè)搶答開(kāi)關(guān)，分別為a，b，c，d。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，同時(shí)顯示器顯示出搶答者的組別。同時(shí)，電路處于自鎖狀態(tài)，以使其他組的搶答器按鈕不起作用。4.1.2計(jì)時(shí)功能在初始狀態(tài)時(shí)，主持人可以設(shè)置答題時(shí)間的初時(shí)值。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)計(jì)數(shù)開(kāi)始信號(hào)以后，搶答者便可開(kāi)始回答問(wèn)題。此時(shí)，顯示器從初始值開(kāi)始倒計(jì)時(shí)，計(jì)至0時(shí)停止計(jì)數(shù)，同時(shí)揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)。若參賽者在規(guī)定的時(shí)間內(nèi)回答完問(wèn)題，主持人即可給出計(jì)時(shí)停止信號(hào)，以免揚(yáng)聲器鳴叫。4.1.3計(jì)分功能在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。每組搶答完后，由主持人打分，答對(duì)一次加1分，答錯(cuò)一次減1分。4.1.4犯規(guī)設(shè)置對(duì)提前搶答者和超時(shí)搶答者給予蜂鳴警示，并顯示犯規(guī)組別。4.2電子搶答器的結(jié)構(gòu)原理[9]4.2.1電子搶答器的整體結(jié)構(gòu)電子搶答器的整體結(jié)構(gòu)如圖1所示，它包括鑒別與鎖存模塊、定時(shí)與犯規(guī)設(shè)置模塊以及計(jì)分模塊。4.2.2鑒別與鎖存模塊設(shè)計(jì)鑒別與鎖存模塊的主要功能是用于判斷a、b、c、d四個(gè)組別搶答的先后，記錄最先搶答的組別號(hào)碼，并且不再接受其它輸入信號(hào)，而對(duì)最先搶答的組別鎖存，同時(shí)顯示最先搶答的組別。根據(jù)以上功能要求，該模塊的源程序必須包含四個(gè)搶答輸入信號(hào)?，F(xiàn)將其信號(hào)分別設(shè)為a、b、c、d；搶答時(shí)必須要有一個(gè)允許開(kāi)始搶答信號(hào)，將其信號(hào)設(shè)為sta，該信號(hào)輸入后，其輸出指示燈亮，以便選手知道允許搶答信號(hào)已發(fā)出，故可設(shè)置一個(gè)sta的輸出指示燈信號(hào)為start；為了鑒別最先搶答者，可分別設(shè)置a、b、c、d組的輸出指示燈為led_a、led_b、led_c、led_d，同時(shí)設(shè)置顯示最先搶答組別號(hào)碼的輸出信號(hào)為states[3..0]；為了使系統(tǒng)進(jìn)入重新?lián)尨馉顟B(tài)，還需要設(shè)置一個(gè)系統(tǒng)復(fù)位信號(hào)，可將其設(shè)為rst。其鑒別與鎖存模塊的仿真波形如圖2所示。圖2鑒別與鎖存模塊的仿真波形通過(guò)圖2可以看出，當(dāng)rst=1時(shí)，系統(tǒng)處于初始狀態(tài)，此時(shí)所有輸入均無(wú)效；當(dāng)rst=0且sta=0時(shí)，搶答無(wú)效；而當(dāng)rst=0且sta=1時(shí)，start指示燈亮，d組為最先有效搶答組別，led_d指示燈亮，并顯示搶答成功組別d組為“0100”。通過(guò)圖2的仿真圖及分析說(shuō)明，可見(jiàn)其鑒別與鎖存模塊的功能設(shè)計(jì)正確。4.2.3電子搶答器定時(shí)與犯規(guī)模塊設(shè)計(jì)定時(shí)與犯規(guī)模塊的主要功能是用來(lái)對(duì)答題限時(shí)。當(dāng)?shù)褂?jì)時(shí)時(shí)間計(jì)為0時(shí)，系統(tǒng)將輸出報(bào)警信號(hào)，以對(duì)提前搶答者給予蜂鳴警示并顯示犯規(guī)組別號(hào)碼。根據(jù)以上功能設(shè)計(jì)要求，該模塊需要設(shè)置一個(gè)倒計(jì)數(shù)器來(lái)限制答題時(shí)間，可將其信號(hào)設(shè)為time[7..0]。為了使倒計(jì)時(shí)器能夠開(kāi)始或停止工作，應(yīng)設(shè)置一個(gè)計(jì)時(shí)使能輸入信號(hào)en；為了確定是否有選手提前搶答或超時(shí)答題，可將允許搶答信號(hào)sta和四個(gè)搶答輸入(a、b、c、d)、顯示搶答成功組別states[3..0]、系統(tǒng)時(shí)鐘信號(hào)clk_1hz等作為輸入信號(hào)，而將犯規(guī)報(bào)警器信號(hào)alarm和犯規(guī)組別顯示offender作為輸出信號(hào)。為了使蜂鳴器停止報(bào)警或使系統(tǒng)重新進(jìn)入有效搶答狀態(tài)，應(yīng)設(shè)置系統(tǒng)復(fù)位輸入信號(hào)rst。定時(shí)與犯規(guī)模塊的仿真波形如圖3所示，其中圖3(a)為搶答犯規(guī)及暫停計(jì)時(shí)控制功能的仿真，圖3(b)為答題犯規(guī)控制功能的仿真。（a）搶答犯規(guī)及暫停計(jì)時(shí)控制功能的仿真(b)答題犯規(guī)控制功能的仿真圖3定時(shí)與犯規(guī)模塊仿真波形通過(guò)圖3(a)可以看出，當(dāng)rst=1時(shí)，搶答無(wú)效，倒計(jì)時(shí)器初始值設(shè)為60s；當(dāng)rst=0，且sta=0時(shí)，d組提前搶答，報(bào)警器開(kāi)始報(bào)警，offender顯示犯規(guī)組別“0100”，說(shuō)明提前犯規(guī)組別為d組。此后主持人按下rst鍵，使rst=1，此時(shí)報(bào)警器停止報(bào)警，系統(tǒng)進(jìn)入初始狀態(tài)；而當(dāng)rst=0且sta=1，a組搶答成功，計(jì)時(shí)使能信號(hào)en=1，當(dāng)時(shí)鐘信號(hào)clk_1hz的上升沿來(lái)時(shí)，倒計(jì)時(shí)器開(kāi)始計(jì)時(shí)，當(dāng)a組在限定時(shí)間內(nèi)回答完問(wèn)題，主持人按下計(jì)時(shí)使能信號(hào)，使en=0，倒計(jì)時(shí)器停止計(jì)時(shí)，同時(shí)防止報(bào)警器報(bào)警。而通過(guò)圖3(b)可以看出，當(dāng)rst=0，sta=1時(shí)，a組搶答成功，但沒(méi)在限定時(shí)間內(nèi)回答完問(wèn)題，60s倒計(jì)時(shí)時(shí)間計(jì)為0時(shí)，報(bào)警器開(kāi)始報(bào)警，of-fender顯示犯規(guī)組別為“0001”，說(shuō)明超時(shí)犯規(guī)組別為a組；主持人按下復(fù)位鍵，使rst=1，報(bào)警器停止報(bào)警，offender顯示“0000”，即將犯規(guī)組別的號(hào)碼清零，系統(tǒng)重新進(jìn)入初始狀態(tài)。4.2.4計(jì)分模塊的設(shè)計(jì)計(jì)分模塊[10]的主要功能是對(duì)搶答成功并答對(duì)的組別進(jìn)行加分操作或?qū)尨鸪晒Φ疱e(cuò)的組別進(jìn)行減分操作，同時(shí)通過(guò)譯碼顯示電路顯示出來(lái)。根據(jù)以上的功能設(shè)計(jì)要求，該模塊需要將加、減分操作add、sub和系統(tǒng)時(shí)鐘clk_1hz作為輸入信號(hào)，而各組別的分?jǐn)?shù)顯示作為輸出信號(hào)aa0[3..0]、bb0[3..0]、cc0[3..0]、dd0[3..0]；為了確定給哪個(gè)組別加或減分，需要有一個(gè)搶答成功組別的輸入信號(hào)，可將其設(shè)為chose。為了使系統(tǒng)能進(jìn)入下一輪的搶答，應(yīng)設(shè)置系統(tǒng)復(fù)位輸入信號(hào)rst。其計(jì)分模塊的仿真模型如圖4所示。通過(guò)圖4可以看出，當(dāng)rst=1時(shí)，系統(tǒng)進(jìn)入初始狀態(tài)，a、b、c、d組的初始分值都為5，當(dāng)add=1，系統(tǒng)時(shí)鐘信號(hào)clk_1hz的一個(gè)上升沿到來(lái)時(shí)，就給chose當(dāng)前鑒別的組別“0001”組加1分，當(dāng)sub=1，系統(tǒng)時(shí)鐘信號(hào)clk_1hz來(lái)一個(gè)上升沿時(shí)，就給chose當(dāng)前鑒別的組別“0010”組減1分。 圖4計(jì)分模塊的波形仿真圖4.3體會(huì)與電子課程設(shè)計(jì)相結(jié)合,運(yùn)用QuartusⅡ軟件進(jìn)行仿真,進(jìn)一步理解了智能搶答器的工作原理,加強(qiáng)了對(duì)QuartusⅡ軟件的應(yīng)用熟練度,與EDA技術(shù)相結(jié)合,運(yùn)用VHDL語(yǔ)言,雖然不是特別熟練,但是一定程度上可以理解其含義,為以后得學(xué)習(xí)奠定了基礎(chǔ)。EDA技術(shù)為現(xiàn)代數(shù)字系統(tǒng)理論和設(shè)計(jì)的表達(dá)與應(yīng)用提供了可能性，它已不是某一學(xué)科的