實(shí)驗(yàn)五 組合邏輯電路的設(shè)計(jì)

實(shí)驗(yàn)五組合邏輯電路的設(shè)計(jì)一、試驗(yàn)?zāi)康模?、掌握組合邏輯電路的設(shè)計(jì)方法。２、掌握組合邏輯電路的靜態(tài)測(cè)試方法。３、熟悉CPLD設(shè)計(jì)的過(guò)程，比較原理圖輸入和文本輸入的優(yōu)劣。二、實(shí)驗(yàn)的硬件要求１、輸入：按鍵開(kāi)關(guān)（常高）４個(gè)；撥碼開(kāi)關(guān)４位。２、輸出：LED燈。３、主芯片：AlteraEPM7128SLC84-15。三、實(shí)驗(yàn)內(nèi)容１、設(shè)計(jì)一個(gè)四舍五入判別電路，其輸入為8421BCD碼，要求當(dāng)輸入大于或等于５時(shí)，判別電路輸出為１，反之為０。２、設(shè)計(jì)四個(gè)開(kāi)關(guān)控制一盞燈的邏輯電路，要求改變?nèi)我忾_(kāi)關(guān)的狀態(tài)能夠引起燈亮滅狀態(tài)的改變。（即任一開(kāi)關(guān)的合斷改變?cè)瓉?lái)燈亮滅的狀態(tài)）３、設(shè)計(jì)一個(gè)優(yōu)先排隊(duì)電路，其框圖如下： 排隊(duì)順序： A=1最高優(yōu)先級(jí) B=1次高優(yōu)先級(jí) C=1最低優(yōu)先級(jí)要求輸出端最多只能有一端為“１”，即只能是優(yōu)先級(jí)較高的輸入端所對(duì)應(yīng)的輸出端為“１”。四、實(shí)驗(yàn)連線 １、四位撥碼開(kāi)關(guān)連D3、D2、D1、D0信號(hào)對(duì)應(yīng)的管腳。OUT輸出信號(hào)管腳接LED燈。 ２、四位按鍵開(kāi)關(guān)分別連K1、K2、K3、K4信號(hào)對(duì)應(yīng)的管腳。OUT輸出信號(hào)管腳接LED燈。３、A、B、C信號(hào)對(duì)應(yīng)管腳分別連三個(gè)按鍵開(kāi)關(guān)。輸出A_Out、B_Out、C_Out信號(hào)對(duì)應(yīng)的管腳分別連三個(gè)LED燈。（具體管腳參數(shù)由底層管腳編輯決定）五、參考原理圖1、=1\*GB3①原理圖，如圖5-1所示：圖5-1 圖5-1=2\*GB3②AHDL硬件描述語(yǔ)言輸入：SUBDESIGNt5_1( d0,d1,d2,d3:INPUT; out:OUTPUT;)BEGIN IF((d3,d2,d1,d0)>=5)THEN out=VCC; ELSE out=GND; ENDIF;圖5-2END;圖5-22、=1\*GB3①原理圖，如圖5-2所示：=2\*GB3②AHDL硬件描述語(yǔ)言輸入：SUBDESIGNt5_2( k0,k1,k2,k3:INPUT; out:OUTPUT;)BEGIN TABLE (k3,k2,k1,k0) => out; B"0000" =>GND; B"0001"=>VCC; B"0011" =>GND; B"0010" =>VCC; B"0110" =>GND; B"0111" =>VCC; B"0101" =>GND; B"0100" =>VCC; B"1100" =>GND; B"1101" =>VCC; B"1111" =>GND; B"1110" =>VCC; B"1010" =>GND; B"1011" =>VCC; B"1001" =>GND; B"1000" =>VCC; ENDTABLE;END;圖5-33、=1\*GB3①原理圖，如圖5-3所示：圖5-3=2\*GB3②AHDL硬件描述語(yǔ)言輸入：SUBDESIGNt5_3(a,b,c : INPUT;a_out,b_out,c_out : OUTPUT;)BEGINIFaTHENa_out=VCC;b_out=GND;c_out=GND;ELSIFbTHENa_out=GND;b_out=VCC;c_out=GND;ELSIFcTHENa_out=GND;b_out=GND;c_out=VCC;ELSEa_out=GND;b_out=GND;