基于ANSYS的信號和電源完整性設計與分析

基于ANSYS的信號和電源完整性設計與分析目錄\h第1章信號完整性\h1.1信號完整性的要求及問題的產生\h1.2信號完整性問題的分類\h1.3傳輸線基礎理論\h1.4端接電阻匹配方式\h1.5仿真模型\h1.6S參數(shù)\h1.7電磁場求解方法\h第2章HDMI的仿真與測試\h2.1HDMI簡介\h2.2HDMI信號完整性前仿真分析\h2.3HDMI信號完整性后仿真分析\h2.3.1切割TMDS差分線\h2.3.2頻域分析\h2.3.3時域分析\h2.3.4差分對匹配\h2.3.5實測對比\h2.4本章小結\h第3章PCIE的仿真與測試\h3.1PCIE簡介\h3.2SIwave提取傳輸線S參數(shù)\h3.3差分對建模仿真分析\h3.4在Designer中聯(lián)合仿真\h3.5PCIE的仿真與實測對比\h3.6本章小結\h第4章SFP+高速通道的仿真與測試\h4.1SFP+簡介\h4.2SFP+通道仿真\h4.3系統(tǒng)級頻域S參數(shù)仿真\h4.3.1添加S參數(shù)模型\h4.3.2添加頻率掃描\h4.3.3查看仿真結果\h4.4TDR仿真\h4.4.1添加參數(shù)模型\h4.4.2建立瞬態(tài)分析\h4.4.3創(chuàng)建結果報告\h4.5時域眼圖仿真\h4.5.1輸入AMI模型\h4.5.2設置AMI模型\h4.5.3仿真設置\h4.5.4查看眼圖\h4.5.5添加眼罩\h4.6SFP+通道實際測試\h4.7本章小結\h第5章并行通道DDR3的仿真與分析\h5.1DDR3簡介\h5.2使用SIwave提取DDR3數(shù)據(jù)組\h5.3基于Designer的SI仿真\h5.3.1新建工程\h5.3.2選擇元器件\h5.3.3運行分析\h5.4DDR3的SI+PI仿真\h5.4.1眼圖分析\h5.4.2SSN分析\h5.4.3選取更多頻率點的分析\h5.5IRdrop仿真\h5.5.1SIwaveIR壓降檢查\h5.5.2IR壓降仿真\h5.62.5維、3維模型在信號完整性中的對比分析\h5.7本章總結\h第6章電源完整性問題\h6.1電源完整性概述\h6.2電源噪聲形成機理及危害\h6.3VRM模塊\h6.4電容去耦原理\h6.4.1從儲能角度來理解\h6.4.2從阻抗角度來理解\h6.5PDS阻抗分析\h6.5.1PDS簡介\h6.5.2PCBPDS仿真\h6.6PCB諧振仿真\h6.6.1諧振簡介\h6.6.2PCB諧振仿真\h6.6.3去耦電容容值估算\h6.6.4兩種去耦電容配置方法\h6.6.5PCB諧振優(yōu)化\h6.7傳導干擾和電壓噪聲測量\h6.8直流壓降分析\h6.9串行通道的SSN分析\h6.10DDR3的同步開關噪聲分析\h6.10.1“StratixIVGXFPGADevelopmentBoard”電路板簡介\h6.10.2SIwave提取傳輸線S參數(shù)\h6.10.3在Designer中進行DDR的SSN分析\h6.11本章小結\h第7章輻射分析\h7.1電磁兼容概述\h7.2電磁兼容相關標準\h7.3電磁干擾方式\h7.3.1差模輻射\h7.3.2共模輻射\h7.4輻射仿真與分析\h7.5本章小結\h第8章信號完整性問題的場路協(xié)同仿真\h8.1SMA串行通道仿真\h8.1.1StratixVGX信號完整性開發(fā)板簡介\h8.1.2從Cadence導入SIwave\h8.1.3在SIwave中進行SMA通道仿真\h8.2SMA建模\h8.2.1PCB的切割\h8.2.2建立基座和同軸線纜\h8.2.3添加WavePort\h8.2.4仿真設置\h8.2.5查看仿真結果\h8.3Designer對整個高速互連通道進行系統(tǒng)級仿真\h8.3.1導入?yún)?shù)模型\h8.3.2設置仿真參數(shù)和查看仿真結果\h8.3.3TDR仿真\h8.3.4時域眼圖分析\h8.4本章小結第1章信號完整性廣義上講，信號完整性SI（SignalIntegrity）是指信號在信號傳輸過程中能夠保持信號時域和頻域特性的能力，即信號在電路中能以正確的時序、幅值及相位等做出響應。如果每個信號都是完整的，那么由這些完整的信號組成的系統(tǒng)，也同樣具有很好的完整性。若電路中信號能夠以要求的時序和電壓幅度從源端傳送到接收端，就表明該電路具有較好的信號完整性。否則，若信號不能正確地響應時，就出現(xiàn)了信號完整性問題。信號完整性具有以下兩個基本條件?？臻g完整性（信號幅值完整性）：滿足電路的最小輸入高電平和最大輸入低電平要求。時間完整性：電路的最小建立和維持時間。1.1信號完整性的要求及問題的產生信號完整性問題如果未能得到妥善解決將會導致信號失真，而失真后的不正確數(shù)據(jù)信號、地址信號和控制線信號將會引起系統(tǒng)錯誤工作，甚至直接導致系統(tǒng)崩潰。因此，信號完整性問題已成為高速產品設計中值得注意的問題。信號完整性最原始的含義應該是：信號保持其應該具有的波形，即得到良好的保證而不產生畸變。很多因素都會導致信號波形的畸變，如果畸變較小，對于電路的功能不會產生影響，可是如果畸變很大，電路應有的功能就將會受損甚至被破壞。那么這里又會出現(xiàn)另一個問題，波形畸變多大，會對電路板功能產生影響。這就是信號完整性的要求問題。而這個要求，和具體應用及電路板的其他電氣指標有關，并沒有確定統(tǒng)一的指標。1.信號完整性的要求系統(tǒng)頻率（芯片內部時鐘源及外部時鐘源）、電磁干擾、電源紋波、數(shù)字器件開關噪聲、系統(tǒng)熱噪聲等都會對信號產生影響。從信號完整的兩個基本條件可以得出信號完整性的要求。信號完整性的要求也要從這兩個方面——時間和空間，反映到實際的信號上，就是信號的幅值高低和頻率相位。對于數(shù)字信號而言，對畸變的兼容性相對較大。能有多大的兼容性，還要考慮電路板上的電源系統(tǒng)供電電壓波紋、系統(tǒng)的噪聲余量、所用器件對于信號建立時間和保持時間的要求等。而對于模擬信號，相對比較敏感，可容忍的畸變相對較小，至于能容忍多大的畸變，和系統(tǒng)噪聲、器件非線性特性、電源質量等有關。2.信號完整性問題產生的原因信號完整性問題的真正起因是不斷縮減的信號上升與下降時間。一般來說，當信號跳變比較慢即信號的上升和下降時間比較長時，PCB中的布線可以建模成具有一定數(shù)量延時的理想導線而確保有相當高的精度。此時，對于功能分析來說，所有連線延時都可以集總在驅動器的輸出端，于是，通過不同連線連接到該驅動器輸出端的所有接收器的輸入端，在同一時刻觀察都可得到相同波形。然而，隨著信號變化的加快，信號上升時間和下降時間縮短，電路板上的每一個線段由理想的導線轉變?yōu)閺碗s的傳輸線。此時信號連線的延時不能再以集總參數(shù)模型的方式建模在驅動器的輸出端，同一個驅動器以信號驅動一個復雜的PCB連線時，電學上連接在一起的每一個接收器上接收到的信號就不再相同。從實踐經驗中得知，一旦傳輸線的長度大于驅動器上升時間或者下降時間對應的有效長度的1/6，傳輸線效應就會出來，即出現(xiàn)信號完整性問題，包括反射、上沖和下沖、振蕩和環(huán)繞振蕩、地電平面反彈和回流噪聲、串擾和延遲等。1.2信號完整性問題的分類信號完整性問題可以分為以下四類。SingleTraceSignalIntegrity：單根傳輸線的信號完整性問題——反射效應。Crosstalk：相鄰傳輸線之間的信號串擾問題——串擾效應。PIRelated：與電源和地分布相關的問題——軌道塌陷。EMI：電磁干擾和輻射問題——電磁干擾。這四類解決方案是按照層次逐級遞進的。也就是說，在實施信號完整性解決方案時，要按照上述的分類順序依次解決好問題，然后再解決下一個層次的問題，顯然，上述觀點涉及的其實已經是廣義的信號完整性了，它融合SI、PI、EMI為一體。在實際應用中，SI、PI、EMI經常由不同的工程師負責，這個時候就要協(xié)同合作，做出相對完美的產品。在實際工作中，信號完整性問題的根源大部分都是反射和串擾。在所有的單個網絡信號完整性問題中，幾乎所有的問題都來源于信號傳輸路徑上的阻抗不連續(xù)所導致的反射，反射是指傳輸線上存在回波，驅動器輸出信號（電壓/電流）的一部分經傳輸線到達負載端的接收器；由于不匹配，一部分被反射回源端驅動器，在傳輸線上形成振鈴。而串擾是指兩個不同互聯(lián)網之間引起的干擾和噪聲。1.反射源端與負載端阻抗不匹配會引起線上反射，負載將一部分電壓反射回源端。如果負載阻抗小于源阻抗，反射電壓為負，反之，如果負載阻抗大于源阻抗，反射電壓為正。布線的幾何形狀、不正確的線端接、經過連接器的傳輸及電源平面的不連續(xù)等因素的變化均會導致此類反射。在實際工作中，很多硬件工程師都會在時鐘輸出信號上串接一個小電阻，這個小電阻的作用就是為了解決信號反射問題。而且隨著電阻的加大，振鈴會消失，但信號上升沿不再那么陡峭了。這個解決方法叫阻抗匹配，一定要注意阻抗匹配，阻抗在信號完整性問題中占據(jù)著極其重要的地位。2.串擾我們在實驗中經常發(fā)現(xiàn)，有時對于某根信號線，從功能上來說并沒有輸出信號，但測量時，會有幅度很小的規(guī)則波形，就像有信號輸出。這時如果測量一下與它鄰近的信號線，則會發(fā)現(xiàn)某種相似的規(guī)律，如果兩根信號線靠得很近的話，通常會出現(xiàn)這種現(xiàn)象，這就是串擾。當然，被串擾影響的信號線上的波形不一定和鄰近信號波形相似，也不一定有明顯的規(guī)律，更多的是表現(xiàn)為噪聲形式。串擾在當今的高密度電路板中一直是個讓人頭疼的問題，由于布線空間小，信號必然靠得很近，所以只能控制但無法消除。對于受到串擾影響的信號線，鄰近信號的干擾對它來說就相當于噪聲。串擾大小和電路板上的很多因素有關，并不是僅僅因為兩根信號線間的距離。當然，距離最容易控制，也是最常用的解決串擾的方法，但不是唯一方法。這也是很多工程師容易誤解的地方。串擾是由同一PCB上的兩條信號線與地平面引起的，故也稱為三線系統(tǒng)。串擾是兩條信號線之間的耦合，信號線之間的互感和互容引起線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。PCB板層的參數(shù)、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。3.軌道塌陷噪聲不僅存在于信號網絡中，電源分配系統(tǒng)也存在。我們知道，電源和地之間電流流經路徑上不可避免存在阻抗，除非電路板上的所有東西都變成超導體。那么，當電流變化時，不可避免產生壓降，因此，真正送到芯片電源引腳上的電壓會減小，有時減小得很厲害，就像電壓突然產生了塌陷，這就是軌道塌陷。軌道塌陷有時會產生致命的問題，很可能影響電路板的功能。高性能處理器集成的門數(shù)越來越多，開關速度也越來越快，在更短的時間內消耗更多的開關電流，可以容忍的噪聲變得越來越小。但同時控制噪聲越來越難，因為高性能處理器對電源系統(tǒng)的苛刻要求，構建更低阻抗的電源分配系統(tǒng)變得越來越困難，這里又一次涉及阻抗，理解阻抗是理解信號完整性問題的關鍵。4.電磁干擾當板級時鐘頻率在100～500MHz范圍內時，這一頻段的前幾次諧波在電視、調頻廣播、移動電話和個人通信服務（PCS）這些普通通信波段內，這就意味著電子產品極有可能干擾通信，所以這些電子產品的電磁輻射必須低于容許的程度。遺憾的是，如果不進行特殊設計，在較高頻率時，電磁干擾會更嚴重。共模電流的輻射遠場強度隨著頻率線性增加，而差分電流的輻射遠場與頻率的平方呈正比，隨著時鐘頻率的提高，對輻射的要求必然也會提高。電磁干擾問題有三個方面：噪聲源、輻射傳播路徑和天線。前面提到的每個信號完整性問題的根源也是電磁干擾的根源。電磁干擾之所以這么復雜，是因為即使噪聲遠遠低于信號完整性噪聲預算，它也仍會達到足以引起嚴重的輻射。1.3傳輸線基礎理論1.傳輸線在高速電路中，傳輸線的特性會有別于低速系統(tǒng)，會相對復雜，也會更重要。在高速系統(tǒng)中，電路板上的導線稱為傳輸線，傳輸線與返回路徑組成的回路等效為一系列的電容和電感的組合。傳輸線的特性是高速系統(tǒng)必須考慮的問題，信號在傳輸線上的傳輸情況如1.3.1所示。圖1.3.1信號傳播示意圖假設給信號線施加幅度為1V的電壓信號，則信號電壓以約6inch/ns（1/6光速）的速度向前傳播，在開始的10ps內，信號向前行進0.06inch，這意味著一段0.06inch信號線與其回路間產生了1V的電壓，同時這段回路形成一個電容，此時信號未到達的前段仍為0V，依此規(guī)律一直傳播的過程就是傳輸線的信號傳輸過程。傳輸線由兩個具有一定長度的導體構成，且其中一個導體為信號傳輸?shù)耐ǖ?，另一個導體為信號的返回通路，一般為地。在信號的傳輸過程中，某一時刻信號遇到的瞬間阻抗稱為特性阻抗，如果整個傳輸線的瞬間阻抗都是一致的，則將其稱為受控阻抗傳輸線，或者均勻傳輸線。在進行高速PCB布線時，須盡量使信號線成為均勻傳輸線，這樣信號就可以平穩(wěn)地向前傳播，否則信號能量的一部分就會在阻抗變化處發(fā)生反射，并可能形成振蕩，從而產生信號完整性問題。而在低速系統(tǒng)中，由于有足夠的時間使信號穩(wěn)定下來，所以不會有嚴重的后果。2.特性阻抗的計算以前面的模型為例進行傳輸線特性阻抗的推導。令Z表示信號傳遞過程中每一步的阻抗；V表示信號輸入電壓；ΔQ表示每一步的電量；Δt表示每一步的時間；CL表示傳輸線單位長度容量；v表示信號傳遞速度。將上一段回路看作電源，有ΔQ=ΔC×V（1.3.1）ΔC表示前一段回路的等效電容，則ΔC=CL×v×Δt（1.3.2）綜合以上各項，可以得出特性阻抗：由上可知，特性阻抗跟傳輸線單位長度電荷容量和信號傳遞速度有關。用Z0代表特性阻抗為可見，所有能夠影響傳輸線單位長度電荷容量及信號傳遞速度的因素，都將影響傳輸線的特性阻抗。在高速電路中，這些因素就都是要重點考慮、仔細設計的。在實際電路設計中，傳輸線阻抗的計算非常復雜，這時就要借助EDA軟件來自動計算了。用另一種計算方法，忽略一些因素以后，傳輸線可以簡化為如圖1.3.2所示電路，其中L′、C′是等效電路的容抗和感抗，則傳輸線的阻抗為信號的傳輸速度（propagationtime）（單位：ps/inch）為圖1.3.2傳輸線等效電路3.傳輸線的分類在電路板上，傳輸線一般分為兩種，如圖1.3.3所示，左圖是帶狀線（stripline），右圖是微帶線（microstrip）。圖1.3.3傳輸線的兩種類型帶狀線是指PCB內層的傳輸線，微帶線是指PCB表層的傳輸線。微帶線和帶狀線都是傳輸線的一種，它們都是均勻傳輸線。微帶線和帶狀線的阻抗及傳輸速度都可以通過軟件計算出來。在總線設計中阻抗和信號的傳輸速度的計算要更加復雜。4.傳輸線效應基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。反射信號（Reflectedsignals）。延時和時序錯誤（Delay&Timingerrors）。多次跨越邏輯電平門限錯誤（FalseSwitching）。過沖與下沖（Overshoot/Undershoot）。串擾（Crosstalk）。電磁輻射（EMIradiation）。1）反射信號如果一根布線沒有被正確終結（終端匹配），那么來自于驅動端的信號脈沖在接收端將被反射，從而引發(fā)不可預期效應，使信號輪廓失真。當失真變形非常顯著時，可導致多種錯誤發(fā)生，引起設計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被充分考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統(tǒng)的失敗。反射信號產生的主要原因是過長的布線、未被匹配終結的傳輸線、過量電容或電感及阻抗失配。2）信號延時和時序錯誤信號延時和時序錯誤表現(xiàn)為信號在邏輯電平的高、低門限之間變化時，保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和元器件功能的混亂。通常在有多個接收端時會出現(xiàn)問題。電路設計者必須確定最壞情況下的時間延時，以確保設計的正確性。信號延時產生的原因包括驅動過載和布線過長。3）多次跨越邏輯電平門限錯誤信號在跳變的過程中可能多次跨越邏輯電平門限，從而導致這一類型錯誤的發(fā)生。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊形式，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限將導致邏輯功能紊亂。4）過沖與下沖布線過長或信號變化太快，可以導致過沖與下沖的發(fā)生。雖然大多數(shù)元器件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元器件電源電壓范圍，仍會導致元器件的損壞。5）串擾在一根信號線上有信號通過時，在PCB上與之相鄰的信號線上就會感應出相關的信號，這種現(xiàn)象稱為串擾。異步信號和時鐘信號更容易產生串擾。解決串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。信號線距離地線越近，或者加大線間距，可以減少串擾的發(fā)生。6）電磁輻射電磁輻射有兩個重要方面：電流流過導體會產生磁場，如圖1.3.4所示；將導體放入磁場將會引起感應電流。這兩方面符合右手定則。電流流過導體產生的磁場強度受導體形狀影響，反之亦然。圖1.3.4電流流過導體會產生磁場電磁干擾（Electro-MagneticInterference，EMI）通常是指設計中不希望出現(xiàn)的電磁輻射。電磁干擾包括產生過量的電磁輻射和對電磁輻射的敏感性兩個方面。EMI表現(xiàn)為在數(shù)字系統(tǒng)由于處理周期和快速的時鐘和轉換率，致使系統(tǒng)加電運行時，會向周圍環(huán)境輻射電磁波，從而使周圍環(huán)境中正常工作的電子設備受到干擾，特別是模擬電路，由于其本身的高增益功能，成為易受影響的電路。EMI產生的主要原因是電路工作頻率太高及布局、布線不合理。目前已有進行EMI仿真的軟件工具，但大都很昂貴，且仿真參數(shù)和邊界條件設置又比較困難，直接影響了仿真結果的準確性和實用性。通?？稍谠O計的每個環(huán)節(jié)，應用控制EMI的各項設計規(guī)則，以達到控制EMI的目的。5.避免傳輸線效應的方法針對傳輸線問題所引入的影響，可以從以下5個方面控制這些影響。1）嚴格控制關鍵網線的布線長度如果設計中有高速跳變沿存在，就必須考慮在PCB上存在傳輸線效應的問題。特別是現(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則，即如果采用CMOS或TTL電路進行設計，工作頻率小于10MHz時，布線長度應不大于7in；工作頻率在50MHz時，布線長度應不大于1.5in；如果工作頻率達到或超過75MHz時，布線長度應在1in以內。如果超過上述標準，就存在傳輸線效應的問題。2）合理規(guī)劃布線的拓撲結構選擇正確的布線路徑和終端拓撲結構是解決傳輸線效應問題的方法。布線的拓撲結構是指一根網線的布線順序及布線結構。當使用高速邏輯器件時，除非布線分支長度很短，否則快速邊沿變化的信號將被信號主干布線上的分支布線所扭曲。通常，PCB布線采用兩種基本拓撲結構，即菊花鏈（daisychain）布線和星形（star）布線。菊花鏈布線，即布線從驅動端開始，依次到達各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻應該緊靠驅動端。菊花鏈布線在控制布線的高次諧波干擾方面效果最好。但這種布線方式布通率最低，不容易實現(xiàn)100%布通。在實際設計中，可以使菊花鏈布線中的分支長度盡可能短。星形布線可以有效地避免時鐘信號的不同步問題，但在密度很高的PCB上手工完成布線將變得十分困難。使用自動布線器是完成星形布線的最好方法。星形拓撲結構中，每條分支上都需要終端電阻，其阻值應和連線的特征阻抗相匹配。特征阻抗值和終端匹配電阻值可以通過手工計算得出，也可通過CAD工具計算得到。在實際設計中，可使用如下方法選擇終端匹配。RC匹配終端：這種方式可以減少功率消耗，但只能在信號工作比較穩(wěn)定的情況下使用，最適合于對時鐘信號線進行匹配處理。這種方法的缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。串聯(lián)電阻匹配：這種方式不會產生額外的功率消耗，但會減慢信號的傳輸，可用于時間延遲影響不大的總線驅動電路，可以減少PCB上元器件的使用數(shù)量和連線密度。分離匹配終端：這種方式需要匹配元器件放置在接收端附近，其優(yōu)點是不會拉低信號，并且可以很好地避免噪聲，常用于TTL輸入信號，如ACT、HCT、FAST等。此外，對于終端匹配電阻的封裝形式和安裝方式也必須加以考慮。通常，SMD表面貼裝電阻比DIP封裝電阻具有較低的電感，所以SMD封裝電阻成為首選。如果選擇DIP封裝電阻，也有兩種安裝方式可選，即垂直方式和水平方式。在垂直安裝方式中，DIP封裝電阻的一條安裝引腳很短，可以減少電阻和PCB間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低而具有較低的電感，但過熱的DIP封裝電阻會產生漂移，在最壞的情況下，DIP封裝電阻可能成為開路，造成PCB布線終端匹配失效，從而成為潛在的失敗因素。3）抑止電磁干擾的方法較好地解決信號完整性問題，可以改善PCB的電磁兼容性（EMC）。其中，保證PCB有良好的接地是非常重要的。對于復雜的設計，采用一個信號層配一個地線層是十分有效的方法，多層板中的頂層和底層的地平面至少能降低輻射10dB。另外，降低PCB的最外層信號的密度，也是減少電磁輻射的好方法，這可采用“表面積層”技術“Build-up”設計制作PCB來實現(xiàn)。表面積層是通過在普通工藝的PCB上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn)的，電阻和電容可埋在表層下，單位面積上的布線密度會增加近一倍，因而可降低PCB的面積。PCB面積的縮小對布線的拓撲結構有著巨大的影響，這意味著縮小電流回路和分支布線長度，而電磁輻射電流回路的面積近似呈正比。同時，縮小PCB面積意味著應使用高密度引腳封裝器件，這又使得連線長度進一步縮短，從而使電流回路減小，提高了電磁兼容特性。此外，還有一些其他的技術：在對PCB的元器件進行布局時，將模擬系統(tǒng)和數(shù)字系統(tǒng)盡量分開；適當?shù)氖褂萌ヱ铍娙萁档凸╇?地噪聲，從而降低EMI；讓信號的傳輸線盡量遠離PCB邊緣；避免在PCB上布直角信號傳輸線；了解在基本頻率和由反射而引起的諧波頻率上的PCB布線響應等方法。4）電源去耦技術為減小集成電路芯片上電源電壓的瞬時過沖，應添加去耦電容。添加去耦電容可以有效去除電源上的毛刺的影響，并減少在PCB上的電源環(huán)路的輻射。為了獲得平滑毛刺的最佳效果，去耦電容應直接連接在IC的電源引腳上，而不是僅連接在電源層上。有一些器件插座上帶有去耦電容，而有的器件則要求去耦電容距器件的距離要足夠小。任何高速和高功耗的元器件應盡量放置在一起，以減少電源電壓瞬時過沖。如果沒有電源層，那么較長的電源連線將在信號和回路之間形成環(huán)路，從而成為輻射源和易感應電路。布線構成一個不穿過同一網線或其他布線環(huán)路的情況稱為開環(huán)，否則將構成閉環(huán)。這兩種情況都會形成天線效應（線天線和環(huán)形天線）。天線對外產生EMI輻射，同時自身也成為敏感電路。閉環(huán)產生的輻射與閉環(huán)面積近似呈正比。高速電路設計是一個非常復雜的設計過程，有諸多因素要加以考慮。這些因素有時互相對立。例如，高速器件布局時，位置靠近雖可以減少延時，但可能產生串擾和顯著的熱效應。因此在設計時應權衡各種因素，做出全面的折中考慮，既滿足設計要求，又降低設計復雜度。5）端接技術使用歐姆定律減少在驅動端和傳輸線負載端的阻抗不匹配。驅動端的阻抗一般小于50Ω，可以在驅動端上串聯(lián)電阻來提高阻抗，使其與傳輸線匹配，這種技術稱為“串行端接”；負載阻抗通常遠大于50Ω，可以在負載端并聯(lián)電阻來降低阻抗，使其與傳輸線匹配，這種技術稱為“并行端接”。這兩種方法都有各自的優(yōu)缺點，結合起來比較有效。圖1.3.5所示的并行端接中，負載端的并聯(lián)電阻能夠有效工作，但也有如下缺點。圖1.3.5并行端接增加驅動電流從而增加電源損耗。增加串擾，增加EMI。增加地反彈或供電噪聲（取決于并聯(lián)電阻上拉或下拉）。圖1.3.6所示的串行端接中，驅動端的串聯(lián)電阻能減少損耗，但驅動器的阻抗呈現(xiàn)了非線性，而且會損失很多進入傳輸線的能量。圖1.3.6串行端接1.4端接電阻匹配方式匹配阻抗的端接有多種方式，包括并聯(lián)終端匹配、串聯(lián)終端匹配、戴維南終端匹配、AC終端匹配、肖特基二極管終端匹配。1.并聯(lián)終端匹配并聯(lián)終端匹配是最簡單的終端匹配技術：通過一個電阻將傳輸線的末端接到地或者接到VCC上。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號的反射。如果R同傳輸線的特征阻抗Z0匹配，不論匹配電壓的值如何，終端匹配電阻將吸收形成信號反射的能量。終端匹配到VCC，可以提高驅動器電源的驅動能力，而終端匹配到地，則可以提高電流的吸收能力。并聯(lián)終端匹配技術突出的優(yōu)點就是這種類型終端匹配技術的設計和應用簡便易行，在這種終端匹配技術中僅需要一個額外的元器件，如圖1.4.1所示；這種技術的缺點在于終端匹配電阻會帶來直流功率消耗。另外，并聯(lián)終端匹配技術也會使信號的邏輯高輸出電平的情況退化。將TTL輸出終端匹配到地會降低VOH的電平值，從而降低了接收器輸入端對噪聲的“免疫”能力。圖1.4.1并聯(lián)終端匹配2.串聯(lián)終端匹配串聯(lián)終端匹配技術，又稱為后端終端匹配技術，不同于其他類型的終端匹配技術，是源端的終端匹配技術。串聯(lián)終端匹配技術是在驅動器輸出端和信號線之間串聯(lián)一個電阻，如圖1.4.2所示。驅動器輸出阻抗R0及電阻R值的和必須同信號線的特征阻抗Z0匹配。對于這種類型的終端匹配技術，由于信號會在傳輸線、串聯(lián)匹配電阻及驅動器的阻抗之間實現(xiàn)信號電壓的分配，因而加在信號線上的電壓實際只有信號電壓的一半。圖1.4.2串聯(lián)終端匹配而在接收端，由于信號線阻抗和接收器阻抗的不匹配，通常情況下，接收器的輸入阻抗更高，因而會導致大約同樣幅度值的信號反射，稱為附加的信號波形。因而接收器會馬上看到全部的信號電壓（附加信號和反射信號之和），而附加的信號電壓會向驅動端傳遞。然而不會出現(xiàn)進一步的信號反射，這是因為串聯(lián)的匹配電阻在接收器端實現(xiàn)了反射信號的終端匹配。串聯(lián)終端匹配技術的優(yōu)點是這種匹配技術僅僅為系統(tǒng)中的每一個驅動器增加一個電阻元件，而且相對于其他的電阻類型終端匹配技術來說，串聯(lián)終端匹配技術中匹配電阻的功耗是最小的，而且串聯(lián)終端匹配技術不會給驅動器增加任何額外的直流負載，也不會在信號線與地之間引入額外的阻抗。由于許多的驅動器都是非線性的驅動器，驅動器的輸出阻抗隨著器件邏輯狀態(tài)的變化而變化，從而導致串聯(lián)匹配電阻的合理選擇更加復雜。所以，很難應用某一個簡單的設計公式為串聯(lián)匹配電阻來選擇一個最合適的值。3.戴維南終端匹配戴維南終端匹配技術，又稱為雙電阻終端匹配技術，采用兩個電阻來實現(xiàn)終端匹配，如圖1.4.3所示，R1和R2的并聯(lián)組合要求同信號線的特征阻抗Z0匹配。R1的作用是幫助驅動器更加容易地到達邏輯高狀態(tài)，這通過從VCC向負載注入電流來實現(xiàn)。與此相類似，R2的作用是幫助驅動器更加容易地到達邏輯低狀態(tài)，這通過R2向地釋放電流來實現(xiàn)。圖1.4.3戴維南終端匹配戴維南終端匹配技術的優(yōu)勢在于在這種匹配方式下，終端匹配電阻同時還作為上拉電阻和下拉電阻來使用，因而提高了系統(tǒng)的噪聲容限。戴維南終端匹配技術同樣通過向負載提供額外的電流，從而有效地減輕了驅動器的負擔。這種終端匹配技術還能夠有效地抑制信號過沖。戴維南終端匹配的一個缺點就是無論邏輯狀態(tài)是高還是低，在VCC到地之間都會有一個常量的直流電流存在，因而會導致終端匹配電阻中有靜態(tài)的直流功耗。這種終端匹配技術同樣也要求兩個匹配電阻之間存在一定的比例關系，同時也存在額外的到電源和地的線路連接。負載電容和電阻（Z0、R1和R2的并聯(lián)組合）會對信號的上升時間產生影響，提升驅動器的輸出電壓。4.AC終端匹配AC終端匹配技術，又稱為RC終端匹配技術，由一個電阻和一個電容組成，電阻和電容連接在傳輸線的負載一端，如圖1.4.4所示。電阻R的值必須同傳輸線的特征阻抗Z0的值匹配才能消除信號的反射，電容值的選擇卻十分復雜，這是因為電容值太小會導致RC時間常數(shù)過小，這樣一來該RC電路就類似于一個尖銳信號沿發(fā)生器，從而引入信號的過沖與下沖；另一方面，較大的電容值會帶來更大的功率消耗。通常情況下，要確保RC時間常數(shù)大于該傳輸線負載延時的兩倍。終端匹配元器件上的功率消耗是頻率、信號占空比及過去數(shù)據(jù)位模式的函數(shù)。所有這些因素都將影響終端匹配電容的充電和放電特性，從而影響功率消耗。圖1.4.4AC終端匹配AC終端匹配技術的優(yōu)勢在于終端匹配電容阻隔了直流通路，因此節(jié)省了可觀的功率消耗，同時恰當?shù)剡x取匹配電容的值，可以確保負載端的信號波形接近理想的方波，同時信號的過沖與下沖又都很小。AC終端匹配技術的一個缺點是信號線上的數(shù)據(jù)可能出現(xiàn)時間上的抖動，這主要取決于在此之前的數(shù)據(jù)位模式。舉例來說，一個較長的類似的位串數(shù)據(jù)會導致信號傳輸線和電容充電到驅動器的最高輸出電平值。然后，如果緊接著的是一個相位相反的數(shù)據(jù)位就需要花比正常情況更長的時間來確保信號跨越接收器邏輯閾值電平，這是因為接收器端的電壓起自一個很高的電位。5.肖特基二極管終端匹配肖特基二極管終端匹配技術，又稱為二極管終端匹配技術，由兩個肖特基二極管組成，如圖1.4.5所示。傳輸線末端任何的信號反射，如果導致接收器輸入端上的電壓超過VCC和二極管的正向偏值電壓，該二極管就會正向導通連接到VCC上。該二極管的導通將信號的過沖鉗位到VCC和二極管的閾值電壓的和上。圖1.4.5肖特基二極管終端匹配同樣連接到地上的二極管也可以將信號的下沖限制在二極管的正向偏置電壓上。然而該二極管不會吸收任何的能量，而僅僅只是將能量導向電源或地。這種工作方式的結果是，傳輸線上就會出現(xiàn)多次的信號反射。信號的反射會逐漸衰減，主要是因為能量會通過二極管在電源和地之間實現(xiàn)能量的交換，以及傳輸線上的電阻性損耗。能量的損耗限制了信號反射的幅度，確保信號的完整性。不同于傳統(tǒng)的終端匹配技術，二極管終端匹配技術的一個優(yōu)勢就是肖特基二極管終端匹配無須考慮真正意義上的匹配。所以，當傳輸線的特征阻抗Z0不清楚時，比較適合采用這種終端匹配技術。同時，在肖特基二極管上的動態(tài)導通電阻上消耗的功率遠遠小于任何電阻類型終端匹配技術的功率消耗。事實上，反射功率的一部分會通過正向偏置的二極管反饋回到VCC或地，同樣也可以在傳輸線上任何可能引發(fā)信號反射的位置加入肖特基二極管。二極管終端匹配技術的缺點是多次信號反射的存在可能會影響后續(xù)信號的行為。6.多負載的端接在實際電路中常常會遇到單一驅動源驅動多個負載的情況，這時要根據(jù)負載情況及電路的布線拓撲結構來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。如果多個負載之間的距離較近，可通過一條傳輸線與驅動端連接，負載都位于這條傳輸線的終端，這時只需要一個端接電路。如采用串行端接，則在傳輸線源端按照阻抗匹配原則加入一串行電阻即可；如采用并行端接（以簡單并行端接為例），則端接應置于離源端距離最遠的負載處，同時線網的拓撲結構應優(yōu)先采用菊花鏈的連接方式，如圖1.4.6所示。圖1.4.6菊花鏈的連接方式如果多個負載之間的距離較遠，就要通過多條傳輸線與驅動端連接，這時每個負載都需要一個端接電路。如采用串行端接，則在傳輸線源端每條傳輸線上均加入一串行電阻；如采用并行端接（以簡單并行端接為例），則應在每一負載處都進行端接。1.5仿真模型1.IBIS模型在IBIS出現(xiàn)之前，人們用晶體管級的SPICE模型進行系統(tǒng)的仿真，這種方法有以下3個方面的問題。結構化的SPICE模型只適用于元器件和網絡較少的小規(guī)模系統(tǒng)仿真，借助這種方法設定系統(tǒng)的設計準則或對一條實際的網絡進行最壞情況分析。得到元器件結構化的SPICE模型較困難，元器件生產廠不愿意提供包含其電路設計、制造工藝等信息的SPICE模型。各個商業(yè)版的SPICE軟件彼此不兼容，一個供應商提供的SPICE模型可能在其他的SPICE仿真器上不能運行。因此，人們需要一種被業(yè)界普遍接受的，不涉及元器件設計制造專有技術的，并能準確描述元器件電氣特性的行為化的“黑盒”式的仿真模型。1990年年初，INTEL公司為了滿足PCI總線驅動的嚴格要求，在內部草擬了一種基于LOTUSSPREAD-SHEET的列表式模型，數(shù)據(jù)的準備和模型的可行性是主要問題。由于當時已經有了幾個EDA廠商的標準存在，因此邀請了一些EDA供應商參與通用模型格式的確定。這樣，IBIS1.0在1993年6月誕生。1993年8月更新為IBIS1.1版本，并被廣泛接受。此時，旨在與技術發(fā)展要求同步和改善IBIS模型可行性的IBIS論壇（IBISOPENFORUM）成立，更多的EDA供應商、半導體商和用戶加入IBIS論壇。由于他們的影響，1994年6月在V1.1規(guī)范的基礎上加入了很多擴展的技術后，出臺了IBISV2.2規(guī)范。1995年2月，IBIS論壇正式并入美國電子工業(yè)協(xié)會EIA（ElectronicIndustriesAssociation）。1995年12月，IBIS2.1版成為美國工業(yè)標準ANSI/EIA-656。1997年6月發(fā)布的IBIS3.0版成為IEC62012-1標準。1999年9月通過的IBIS3.2版為美國工業(yè)標準ANSI/EIA-656-A。目前大量在使用中的模型為IBIS2.1、IBIS3.2版本。1）IBIS模型與SPICE模型的特點進行板級仿真的關鍵問題在于模型的建立。在傳統(tǒng)的電路設計中，SPICE的模型作為電路級模型能夠提供精確的結果，但是SPICE模型不能滿足現(xiàn)在的仿真需求，SPICE與IBIS模型的各自特點如下所述。SPICE模型：電壓/電流/電容等節(jié)點關系從元器件圖形、材料特性得來，建立在低級數(shù)據(jù)的基礎上。每個BUFFER中的元器件分別被描述/仿真。仿真速度太慢，適用于電路級的設計者。包含了詳細的芯片內部設計信息。IBIS模型：電壓/電流/時間等BUFFER的節(jié)點關系建立在V-I或V-t數(shù)據(jù)曲線上。其中沒有包括電路細節(jié)。仿真速度快（是SPICE模型仿真的25倍），適用于系統(tǒng)設計者。不包括芯片內部的設計信息。2）IBIS模型的物理描述IBIS模型是以I/O緩沖器結構為基礎的。I/O緩沖器行為模塊包括封裝所帶來的RLC寄生參數(shù)、硅片本身的寄生電容參數(shù)、電源或地的電平鉗位保護電路、緩沖器特征（門檻電壓、上升沿、下降沿、高電平和低電平狀態(tài)）。圖1.5.1所示為IBIS模型結構。圖1.5.1IBIS模型結構輸入的模型結構可以細化，如圖1.5.2所示。圖1.5.2輸入的模型電路C_pkg、R_pkg、L_pkg為封裝參數(shù)。C_comp為硅片上引腳的壓焊盤電容。Power_Clamp為高端ESD結構的V-I曲線。GND_Clamp為低端ESD結構的V-I曲線。類似輸入的模型，輸出的模型結構也可以細化，如圖1.5.3所示。圖1.5.3輸出的模型電路元素1為Pullup、Pulldown，包含了高電平和低電平狀態(tài)的上拉、下拉V-I曲線。模擬緩沖單元被驅向低電平或高電平的V-I特性。元素2為Ramp，包含了上升沿和下降沿的擺率（dV/dt），指的是輸出電壓從20%～80%的電壓輸出幅度所用的時間。為了更加準確地描述上升沿和下降沿的過程，有上升沿和下降沿的V-t曲線。元素3為Power/GndClamp，包含了電源和地的鉗位保護電路的V-I特性。元素4為C_comp，包含了硅片本身固有的寄生電容。元素5為RLC，代表封裝的寄生參數(shù)特性，對元器件的所有引腳進行一個粗略的描述，可以進行進一步的詳細描述。元器件中只有C_comp的描述而沒有R_comp的描述，這是因為硅片本身的寄生電阻影響已經包含在上、下拉電路和鉗位保護電路的V-I特性中了。由此可以看出，IBIS是一種基于全電路仿真或測試獲得V-I曲線而建立的快速、準確的行為化的電路仿真模型。它的仿真速度是SPICE模型仿真速度的25倍以上。人們可以根據(jù)標準化的模型格式建立這種模擬IC電氣特性的模型，并可以通過模型驗證程序驗證模型格式的正確性。IBIS模型幾乎能被所有的模擬仿真器和EDA工具接受。由于來自測量或仿真數(shù)據(jù)，IBIS模型較容易獲得，IBIS模型不涉及芯片的電路設計和制造工藝，芯片供應商也愿意為用戶提供元器件的IBIS模型，所以IBIS模型被廣泛應用于系統(tǒng)的信號完整性分析。3）建立IBIS模型IBIS模型可以通過仿真器件的SPICE模型來獲得，也可以用直接測量的方法來獲得。作為最終用戶，最常見的方法是到半導體制造廠商的網站上去下載各種元器件的IBIS模型，在使用前要對得到的IBIS模型進行語法檢查。建立一個元器件的IBIS模型需要以下5個步驟。（1）進行建立模型前的準備工作，包括決定模型的復雜程度；根據(jù)模型所要表現(xiàn)的內容和元器件工作的環(huán)境，來確定電壓和溫度范圍，以及制程限制等因素；獲取元器件相關信息，如電氣特性及引腳分布、元器件的應用信息。（2）獲得V-I曲線或上升/下降曲線的數(shù)據(jù)，可以通過直接測量或是仿真得到。（3）將得到的數(shù)據(jù)寫入IBIS模型。不同的數(shù)據(jù)在各自相應的關鍵字后列出，要注意滿足IBIS的語法要求。（4）初步建立了模型后，應當用s2iplt等工具來查看以圖形方式表現(xiàn)的V-I曲線，并檢查模型的語法是否正確。如果模型是通過仿真得到的，應當分別用IBIS模型和最初的晶體管級模型進行仿真，比較其結果，以檢驗模型的正確性。（5）得到了實際的元器件后，或者模型是由測量得到的，要對模型的輸出波形和測量的波形進行比較。4）使用IBIS模型IBIS模型主要用于板級系統(tǒng)或多板信號的信號完整性分析。可以用IBIS模型分析的信號完整性問題包括：串擾、反射、振鈴、上沖、下沖、不匹配阻抗、傳輸線分析、拓撲結構分析等。IBIS模型尤其能夠對高速信號的振鈴和串擾進行準確、精細的仿真，它可用于檢測最壞情況的上升時間條件下的信號行為，以及一些用物理測試無法解決的問題。在使用時，用戶用PCB的數(shù)據(jù)庫來生成PCB上的連線的傳輸線模型，然后將IBIS模型賦給PCB上相應的驅動端或接收端，就可以進行仿真了。雖然IBIS模型有很多的優(yōu)點，但也存在一些不足。目前，仍有許多廠商缺乏對IBIS模型的支持。而缺乏IBIS模型，IBIS仿真工具就無法工作。雖然IBIS文件可以手工創(chuàng)建或通過Spice模型來轉換，但若無法從廠家得到最小上升時間參數(shù)，任何轉換工具都無能為力。另外，IBIS還缺乏對地彈噪聲的建模能力。2.驗證IBIS模型ModelIntegrity能夠進行模型建立、處理和校驗，在使用仿真模型前，必須先驗證仿真模型。ModelIntegrity可以分析IBIS模型和CadenceDML（DeviceModelLibrary）模型的語法錯誤，ModelIntegrity可以相互轉換IBIS、Quad和CadenceDML文件。模型校驗包含語法檢查、單調性檢查、模型完整性檢查和數(shù)據(jù)合理性檢查。1）瀏覽解析的IBIS文件結果（1）在程序文件夾中選擇“Cadence”→“Release16.6”→“ModelIntegrity”命令，彈出“ModelIntegrity”窗口，如圖1.5.4所示。圖1.5.4“ModelIntegrity”窗口（2）在“ModelIntegrity”窗口執(zhí)行菜單命令“File”→“Open”，打開D：\physical\ep1sgx25f_1.ibs文件，如圖1.5.5所示。圖1.5.5模型內容當打開IBIS文件時，一個解析程序ibischk4.2.0開始運行。分析完成后，會彈出錯誤和警告信息，必須解決這些錯誤和警告。（3）在左邊“PhysicalView”欄單擊“ep1sgx25f_1”前面的“+”號瀏覽IOCell模型，樹列表中顯示所有的IOCell模型，如圖1.5.6所示。圖1.5.6IOCell模型（4）在“PhysicalView”欄雙擊“1sgx_sstl25c2_io_dm”→單擊按鈕，會發(fā)現(xiàn)在編輯窗口有警告標志，并且最下面的輸出窗口會提示警告所在的位置及警告的原因，如圖1.5.7所示。圖1.5.7警告信息（5）在輸出窗口可以看到第1行被高亮，并且輸出窗口提示“WARNING（line1260）-GNDClampMinimumdataisnon-monotonic”（第1260行，GNDClamp的最小數(shù)據(jù)是非單調的），對于這個IOCell，查看編輯窗口會看到電壓為“2.1500e+000”時對應的最小電流為“-3.1180e-010”，上一行（1259行）的“2.0000e+000”對應的最小電流為“-4.9080e-012”，第1258行的“1.8500e+000”對應的最小電流為“-8.5730e-011”，如圖1.5.8所示。圖1.5.8具體警告信息（6）在“PhysicalView”欄選擇“1sgx_sstl25c2_io_dm”→單擊鼠標右鍵→從彈出菜單選擇“ViewCurve”→“GND_Clamp”→“Min”，彈出“SigWave”窗口，如圖1.5.9所示。圖1.5.9“SigWave”窗口（7）“SigWave”窗口顯示PulldownMaximumIV曲線，波形非單調處在1.85～2.15V之間，但由于電流值差別過小，在圖中不能正確顯示。在當前目錄會產生波形文件，文件名為IOCell的名字，擴展名為sim。（8）執(zhí)行菜單命令“File”→“Exit”，退出“SigWave”窗口。（9）這里需要注意的是，該非單調性發(fā)生的位置是在電壓序列的末端，而且變化很小，對仿真結果影響甚小，無須糾正IBIS文件。（10）在窗口底部的信息欄中查看警告信息，找到警告“WARNING-Model′1sgx_sstl25c2_io_dm′：Model_type′I/O′musthaveVinlset”（模型“1sgx_sstl25c2_io_dm”：I/O模型必須有Vinl設置）和“WARNING-Model′1sgx_sstl25c2_io_dm′：Model_type′I/O′musthaveVinhset”（模型“1sgx_sstl25c2_io_dm”：I/O模型必須有Vinh設置），如圖1.5.10所示。圖1.5.10DBX_I00000A0S2AZZIDE模型參數(shù)（11）在“PhysicalView”欄雙擊“1sgx_sstl25c2_io_dm”，編輯窗口顯示該IOCell模型信息，并且模型名高亮顯示，如圖1.5.11所示。圖1.5.111sgx_sstl25c2_io_dm模型參數(shù)（12）在編輯窗口部分可以看到1sgx_sstl25c2_io_dm下面Model_typeI/O部分沒有Vinh和Vinl，在“Vmeas=1.2500”語句的上面添加輸入“Vinl=1.0700”和“Vinh=1.4300”，如圖1.5.12所示。圖1.5.12修改1sgx_sstl25c2_io_dm模型參數(shù)（13）執(zhí)行菜單命令“File”→“SaveAs”，保存文件于當前目錄，文件名為ep1sgx25f_11.ibs。（14）在“PhysicalView”欄選擇“ep1sgx25f_11.ibs”→單擊鼠標右鍵→選擇“parseselected”，ModelIntegrity會運行ibischk解析器，并且在當前目錄下建立ep1sgx25f_11_ibisparse.log文件。同時，在ep1sgx25f_11前面有一個紅色的“×”標志，如圖1.5.13所示。圖1.5.13錯誤標志（15）在“PhysicalView”欄雙擊“ep1sgx25f_11”→在編輯窗口會彈出錯誤標志→雙擊編輯窗口的錯誤標志，在輸出窗口會有提示信息，如圖1.5.14所示。圖1.5.14文件名錯誤標志（16）“ModelIntegrity”要求文件名和“FileName”一致，在編輯窗口中改變“FileName”后的“ep1sgx25f_1.ibs”為“ep1sgx25f_11.ibs”→單擊“保存”按鈕保存文件。（17）在“PhysicalView”欄選擇“ep1sgx25f_11”→單擊鼠標右鍵→選擇“parseselected”，解析文件，發(fā)現(xiàn)錯誤標志消失，如圖1.5.15所示。圖1.5.15錯誤標志消失2）在ModelIntegrity中仿真IOCell模型（1）在“PhysicalView”欄選擇“1sgx_sstl25c2_io_dm”→單擊鼠標右鍵→選擇“SimulateBuffer…”，彈出“BufferModelSimulation”窗口，如圖1.5.16所示，在“PhysicalView”欄有一個新的文件，這是IBIS模型的DML格式，PCBSI運行仿真需要DML格式的模型，所以ModelIntegrity自動產生DML文件。圖1.5.16“BufferModelSimulation”窗口（2）在“BufferModelSimulation”窗口選擇“Output”頁面，可以看到“Vref”自動讀取模型中的設定值1.25，“Cref”自動讀取模型中的設定值“0.03n”，Tperiod為仿真周期，和“Input”頁面一樣。更改參數(shù)“Rref”為“50”，如圖1.5.17所示。圖1.5.17設置測試負載電阻參數(shù)（3）單擊“Simulate”按鈕，運行仿真，并在“SigWave”窗口產生波形，如圖1.5.18所示，波形被寫入當前目錄，波形名為“waveform.sim”。當仿真其他IOCell時，波形文件會被重寫。圖1.5.18仿真波形（4）關閉“Sigwave”窗口→單擊“Close”按鈕，關閉波形窗口。（5）在“BufferModelSimulation”窗口中單擊“Close”按鈕，關閉“BufferModelSimulation”窗口。3）使用IBIStoDML轉換器（1）在“PhysicalView”欄單擊IBIS文件ep1sgx25f_11→執(zhí)行菜單命令“Tools”→“TranslationOptionsEditor”，彈出“TranslationOptions”窗口，如圖1.5.19所示。圖1.5.19“TranslationOptions”窗口（2）默認選中“Makemodelnamesunique”，這個設置為每個IOCell模型名附加IBIS文件名。單擊“OK”按鈕，關閉“TranslationOptions”窗口。（3）在“PhysicalView”欄選擇IBIS文件ep1sgx25f_11→單擊鼠標右鍵→選擇“IBIStoDML”，系統(tǒng)會提示是否重寫，這是因為軟件先前已經自動生成了一個DML文件，單擊“確定”按鈕，重寫文檔，如圖1.5.20所示。圖1.5.20警告窗口（4）查看編輯窗口的第3行，第1個IOCell為EP1SGX25F_11_1sgx_dhstl15c2_out，EP1SGX25F_11已經被添加到IOCell名的前面，如圖1.5.21所示。圖1.5.21DML文件信息4）瀏覽DML文件的錯誤和警告信息當轉換一個IBIS文件為DML格式文件時，dmlcheck解析器運行。在輸出窗口顯示錯誤和警告信息。（1）在工具欄單擊按鈕，輸出窗口提示12個警告和0個錯誤。在輸出窗口滾動查看警告信息“WARNING@line239：EP1SGX25F_11_1sgx_dhstl15c2_outGroundClamp：Overalltypicalareaexceedsoverallmaximumarea”。（2）在輸出窗口雙擊警告信息，在編輯窗口頂部會高亮顯示第239行，如圖1.5.22所示。圖1.5.22警告信息（3）注意關鍵詞“VICurve”和下面的數(shù)據(jù)點，在DML格式沒有提示哪一欄是最小、典型或最大，并且單位統(tǒng)一為伏特（V）和安培（A），最左邊一欄列出了電壓值，緊靠著這一欄右邊的是典型電流值，下一欄是最小電流值，最后一欄是最大電流值。這些數(shù)據(jù)沒有IBIS文件容易讀取，所以需要查看IBIS文件中的這個模型，試圖找出dmlcheck警告的變化。（4）在“PhysicalView”欄雙擊IBISIOCell模型1sgx_dhstl15c2_out→在編輯窗口單擊鼠標右鍵→選擇“Replace”，彈出“Replace”對話框→在“Findwhat”欄中輸入“power_clamp”，不選擇“Matchcase”，如圖1.5.23所示。圖1.5.23“Replace”對話框（5）單擊“FindNext”按鈕→在編輯窗口中IOCell模型1sgx_dhstl15c2_out的Power_Clamp高亮顯示→單擊“Cancel”按鈕，關閉“Replace”窗口。（6）查看VICurve數(shù)據(jù)的電流值，在“Max”欄的電流值應該比“Min”和“Typ”欄的大，但發(fā)現(xiàn)在-3.10～-1.85V之間的數(shù)據(jù)在錯誤的欄里。（7）在“PhysicalView”欄選擇IBISIOCell模型1sgx_dhstl15c2_out→單擊鼠標右鍵→選擇“ViewCurve”→“Power_clamp”→“All”，彈出“SigWave”窗口，顯示最?。∕in）、最大（Max）、典型（Typ）3條曲線，發(fā)現(xiàn)Max不總是比Min和Typ大，而Typ不總是比Min大，這就是dmlcheck產生警告的原因，如圖1.5.24所示。圖1.5.24Powerclamp曲線（8）關閉“SigWave”窗口→關閉IBIS文件ep1sgx25f_11和DML文件ep1sgx25f_11。5）使用EspicetoSpice轉換器使用EspicetoSpice轉換器可以把CadenceEspice文件轉換為標準的Spice文件。在PCBSI中需要設置仿真參數(shù)，從“Probe”窗口選擇要仿真的網絡，從報告或波形窗口保存電路文件，這些動作都會將Espice文件寫入signoise.run/case#/sim#目錄下，#代表數(shù)字，sim目錄包含名為main.spc和其他幾個需要的文件。（1）在“ModelIntegrity”窗口選擇“File”→“Open”命令。在D：\SQAdv_14_2\mi\ESpice\signoise.run\case1\sim1目錄打開main.spc，如圖1.5.25所示。圖1.5.25轉換后的模型（2）在“PhysicalView”欄選擇“main”→選擇“Tools”→“TranslationOptions…”命令→彈出“TranslationOptions”窗口→在窗口底部選擇“EspicetoSpice”，如圖1.5.26所示。不選擇任何選項，main.spc文件包含傳輸線元素。圖1.5.26“TranslationOptions”窗口（3）在“TranslationOptions”窗口單擊“OK”按鈕→在“PhysicalView”欄選擇“main”→單擊鼠標右鍵→選擇“TranslateSelected”→“GenericSpice”命令，main.spc已經被轉換到標準Spice格式，文件名為mainspc_gen.spc，如圖1.5.27所示。圖1.5.27SPICE格式模型（4）在“PhysicalView”欄選擇“mainspc_gen”→“File”→“Saveas”命令，文件名為mainspc_gen_default。（5）選擇“Tools”→“TranslationOptions…”命令→彈出“TranslationOptions”窗口→在窗口底部選擇“EspicetoSpice”，選擇“UseWelementforalltransmissionlinemodels”，如圖1.5.28所示。圖1.5.28“TranslationOptions”窗口（6）單擊“OK”按鈕，關閉“TranslationOptions”窗口。W-element文件用于Hspice仿真，在“PhysicalView”欄選擇“main”→單擊鼠標右鍵→選擇“TranslateSelected”→“GenericSpice”命令→彈出提示信息→單擊“Yes”按鈕，重寫mainspc_gen文件，如圖1.5.29所示。圖1.5.29轉換修改的模型（7）在“PhysicalView”欄選擇“mainspc_gen”→“File”→“Saveas”命令，文件名為mainspc_gen_welement。（8）在“PhysicalView”欄選擇“main”→單擊鼠標右鍵→選擇“CloseSelected”，關閉main.spc。（9）選擇“Window”→“TileHorizontally”（橫向平鋪）命令，這兩個文件上下顯示，這樣很容易將兩個文件進行比較，如圖1.5.30所示。圖1.5.30比較模型文件（10）在文件中查找Trace模型定義，W-element指向其他文件，關鍵詞“RLGCfile=文件名”，這就意味著當提取W-elementSpice文件到Hspice時，也需要提取它的RLGC文件。（11）在名為subcktCOMPLETE_Interconn的W-element文件中查看子電路定義，在spc2spc轉換的過程中，這些文件被轉換為標準Spice文件，Trace定義被從AllegroPCBSI電路板文件提取并被存儲在interconn.iml中。（12）查看W-element聲明的第1行“WTL_XSTLX3090Y9732L1X3090Y9775L1”，“WTL_X”表示“W-element”聲明，“STL”表示單傳輸線，“X3090”、“Y9372”和“L1”表示X和Y坐標和互連線連接的層號，這表示連接到子電路的外部節(jié)點。“X3090”、“Y9775”和“L1”表示X和Y坐標和互連線連接的層號，這表示連接到子電路的外部節(jié)點。（13）后面的“RLGCfile=STL_1S_1R_41.rlcl=0.0010922”表示子電路引用名為ntl_rlgc.inc的AllegroPCBSI的模型，模型文件是STL_1S_1R_41.rlc，長度是0.0010922m（43mils）。（14）在編輯窗口查看w-element文件的子電路定義.subcktCOMPLETE.U152，注意提示信息，如圖1.5.31所示。圖1.5.31子電路定義（15）注釋信息“bdrvr1831923222021File=ibis_models.incModel=GTL_IO_Typical”告訴了使用的節(jié)點連接點和緩沖模型。（16）選擇“File”→“CloseAll”命令，關閉所有窗口。（17）選擇“File”→“Exit”命令，退出ModelIntegrity。1.6S參數(shù)在進行射頻、微波等高頻電路設計時，集總電路理論已不再適用，需要采用分布參數(shù)電路的分析方法，這時可以采用復雜的場分析法，但更多地時候則采用微波網絡法來分析電路，對于微波網絡而言，最重要的參數(shù)就是S參數(shù)。在個人計算機平臺邁入GHz階段之后，從計算機的中央處理器、顯示界面、存儲器總線到I/O接口，全部走入高頻傳送的國度，所以現(xiàn)在不但射頻通信電路設計時需要了解、掌握S參數(shù)，計算機系統(tǒng)甚至消費電子系統(tǒng)的設計師也需要對相關知識有所掌握。1.集總電路和分布電路在低頻電路中，元器件的尺寸相對于信號的波長而言可以忽略（通常小于波長的1/10），這種情況下的電路稱為集總（Lump）電路，這時可以采用常規(guī)的電壓、電流定律來進行電路計算。其回路器件的基本特征如下。電阻：能量損失（發(fā)熱）。電容：靜電能量。電感：電磁能量。但在高頻微波電路中，由于波長較短，組件的尺寸就無法再視為一個節(jié)點，某一瞬間組件上所分布的電壓、電流也就不一致了。因此基本的電路理論不再適用，而必須采用電磁場理論中的反射及傳輸模式來分析電路。元器件內部電磁波的進行波與反射波的干涉失去了一致性，電壓電流比的穩(wěn)定狀態(tài)固有特性再也不適用，取而代之的是“分布參數(shù)”的特性阻抗觀念，此時的電路被稱為分布（Distributed）電路。分布參數(shù)回路元器件所考慮的是以電磁波的傳送與反射為基礎的要素，即：反射系數(shù)。衰減系數(shù)。傳送的延遲時間。分布參數(shù)電路必須采用場分析法，但場分析法過于復雜，因此需要一種簡化的分析方法。微波網絡法廣泛運用于微波系統(tǒng)的分析，是一種等效電路法，在分析場分布的基礎上，用電路的方法將微波元器件等效為電抗或電阻器件，將實際的導波傳輸系統(tǒng)等效為傳輸線，從而將實際的微波系統(tǒng)簡化為微波網絡，把場的問題轉化為電路的問題來解決。2.S參數(shù)的作用、由來和含義一般地對于一個網絡，可用Y、Z和S參數(shù)來進行測量和分析，Y稱為導納參數(shù)，Z稱為阻抗參數(shù)，S稱為散射參數(shù)；前兩個參數(shù)主要用于集總電路，Z和Y參數(shù)對于集總參數(shù)電路分析非常有效，測試這些參數(shù)也很方便；但在處理高頻網絡時，等效電壓和電流、有關的阻抗和導納參數(shù)變得較抽象。散射參數(shù)能更加準確地表示直接測量的入射波、反射波及傳輸波概念，即S參數(shù)矩陣，它更適合于分布參數(shù)電路。S參數(shù)被稱為散射參數(shù)，暗示為事務分散為不同的分量，散射參數(shù)即描述其分散的程度和分量的大小。具體來說，S參數(shù)就是建立在入射波、反射波關系基礎上的網絡參數(shù)，適于微波電路分析，以元器件端口的反射信號及從該端口傳向另一端口的信號來描述電路網絡。同N端口網絡的阻抗和導納矩陣那樣，用散射矩陣也能對N端口網絡進行完善的描述。阻抗和導納矩陣反映了端口的總電壓和電流的關系，而散射矩陣是反映端口的入射電壓波和反射電壓波的關系。散射參量可以直接用網絡分析儀測量得到，可以用網絡分析技術來計算。只要知道網絡的散射參量，就可以將它變換成其他矩陣參量。下面以二端口網絡為例說明各個S參數(shù)的含義，如圖1.6.1所示。圖1.6.1二端口網絡參數(shù)二端口網絡有4個S參數(shù)，Sij代表的意思是能量從j口注入，在i口測得的能量，如S11定義為從Port1口反射的能量與輸入能量比值的平方根，也經常被簡化為等效反射電壓和等效入射電壓的比值，各參數(shù)的物理含義和特殊網絡的特性如下。S11：端口2匹配時，端口1的反射系數(shù)。S22：端口1匹配時，端口2的反射系數(shù)。S12：端口1匹配時，端口2到端口1的反向傳輸系數(shù)。S21：端口2匹配時，端口1到端口2的正向傳輸系數(shù)。對于互易網絡，有S12=S21；對于對稱網絡，有S11=S22；對于無耗網絡，有（S11）2+（S12）2=1。我們經常用到的單根傳輸線或一個過孔，就可以等效成一個二端口網絡，一端接輸入信號，另一端接輸出信號，如果以Port1作為信號的輸入端，Port2作為信號的輸出端，那么S11表示的就是回波損耗，即有多少能量被反射回源端（Port1），這個值越小越好，一般建議S11<0.1，即-20dB。S21表示插入損耗，也就是有多少能量被傳輸?shù)侥康亩耍≒ort2）了，這個值越大越好，理想值是1，即0dB，S21越大傳輸?shù)男试礁撸话憬ㄗhS21>0.7，即-3dB。如果網絡是無耗的，那么只要Port1上的反射很小，就可以滿足S21>0.7的要求，但通常的傳輸線是有耗的，尤其在GHz以上，損耗很顯著，即使在Port1上沒有反射，經過長距離的傳輸線后，S21的值就會變得很小，表示能量在傳輸過程中還沒到達目的地，就已經消耗在路上了。3.S參數(shù)在電路仿真中的應用S參數(shù)自問世以來，已在電路仿真中得到廣泛使用。針對射頻和微波應用的綜合和分析工具，幾乎都許諾具有用S參數(shù)進行仿真的能力，這其中包括安捷倫公司的ADS（AdvancedDesignSystem），ADS被許多射頻設計平臺所集成。在許多仿真器中我們都可以找到S參數(shù)模塊，設計人員會設置每一個具體S參數(shù)的值。這也和S參數(shù)的起源一樣，同樣是因為頻率，在較低的頻率時，設計師可以在電路板上安裝分立的射頻元器件，再用阻抗可控的印制線和通孔把它們連接起來。在進行較高頻率的設計時，設計師必須利用參數(shù)曲線及預先計算的散射參數(shù)（即S參數(shù)）模型，才能用傳輸線和元器件模型來設計所有物理元器件。設計師可以通過網絡分析儀來實際測量S參數(shù)，這樣做的好處是可以將元器件裝配在將要生產的相同的PCB上，并進行測試，以得到精確的測量結果。設計師也可以采用元器件廠家提供的S參數(shù)進行仿真，據(jù)安捷倫EDA部門的一位應用工程師在文章中介紹：“這些數(shù)據(jù)通常是在與最終應用環(huán)境不同的環(huán)境中測得的。這可能在仿真中引入誤差”。他舉例：“當電容器安裝在不同類型的印制電路板時，電容器會因為安裝焊盤和電路板材料（如厚度、介電常數(shù)等）而存在不同的諧振頻率。固態(tài)元器件也會遇到類似問題（如LNA應用中的晶體管）。為避免這些問題，最好應該在實驗室中測量S參數(shù)。但無論如何，為了進行射頻系統(tǒng)仿真，就無法回避使用S參數(shù)模型，無論這些數(shù)據(jù)是來自設計師的親自測量，還是直接從元器件廠家獲得，這是由高頻電子電路的特性所決定了的?！維參數(shù)的優(yōu)缺點】S參數(shù)在高速串行仿真中，體現(xiàn)出來的優(yōu)缺點如下。S參數(shù)的優(yōu)點能夠把一個很復雜的網絡繪制成S參數(shù)，以查看它的頻率響應特性，很好地了解衰減、反射等相關頻率參數(shù)。用黑盒子的形式代表一個網絡結構，只要關注我們想要的仿真結構，而不需要去關心中間的具體網絡構成。S參數(shù)能夠通過實驗室儀器測量得到，并將它導入仿真電路中進行信號的仿真，從而省去了我們尋找和創(chuàng)建模型的過程，也可以通過它來驗證仿真結果是否和實際結果一致。S參數(shù)的缺點S參數(shù)是一個行為模型，它失去了實際的物理特性。S參數(shù)的精度取決于實驗室測量的精度，也取決于生成S參數(shù)軟件工具輸入的參數(shù)設定。一旦你創(chuàng)建了一個S參數(shù)模型，就需要基于相關的標準去檢查S參數(shù)模型生成的質量、無源性和互逆性。作為S參數(shù)的準確性，我們應該用它在時域中去做仿真，看生成出來的波形和預期的電壓波動是否符合要求，如果測量出來的結果有用，再去判斷它的精確性，最終得到能使用的S參數(shù)模型。1.7電磁場求解方法對一些特殊的結構（如過孔、蛇形線、走線跨分割平面、Bondwire等）需要精細化建模的情況下，可能會用到不同的電磁場求解器。電磁場求解器（FieldSolver）以維數(shù)來劃分，可以分為2D/2.5D/3D；以逼近類型來劃分，可以分成靜態(tài)、準靜態(tài)、TEM波和全波，具體分類如表1.7.1所示。表1.7.1電磁場求解器1.2D求解器2D求解器使用起來是最簡單的，也是效率最高的，但是它只適用于一些簡單的應用。例如，2D靜態(tài)求解器可以提取片上互連線橫截面的電容參數(shù)。2D準靜態(tài)求解器可以提取均勻多導體傳輸線橫截面上單位長度的低頻RLGC參數(shù)。2D全波求解器可以提取均勻多導體傳輸線橫截面上的全頻段RLGC參數(shù)。典型的2D全波計算方法有：2D邊界元法（BoundaryElementMethod）、2D有限差分法（FiniteDifferenceMethod）和2D有限元法（FiniteElementMethod）。2.2.5D求解器2.5D的概念是20世紀80年代JamesC.Rautio在美國紐約雪城大學攻讀博士學位期間提出來的。當時他在RogerHarrington教授手下做GE電子實驗室資助的概念。GE電子實驗室的人比較關注電流，并稱其為2D的，而Harrington教授團隊關注的是電磁場，并稱其為3D的。Rautio要和這兩個團隊都要合作。當時，他正在讀一本分形理論的書，書里面清楚地定義了分維度的概念。于是，Rautio得到靈感，提出了2.5D的概念，這也是分維度理論第一次被用到了電磁領域。“2.5Dsolver”中的solver使用的是全波的公式，公式中包含多層介質的6個電磁場分量（x、y、z方向的電場E和x、y、z方向的磁場H），以及2個傳導電流分量（如x和y方向）。其利用多層介質的全波