數(shù)字電子技術(shù)ch81

數(shù)字電子技術(shù)ch82024/3/11數(shù)字電子技術(shù)ch8[1]一、概述半導(dǎo)體存儲器是一種能存儲大量二值數(shù)字信息的大規(guī)模集成電路，是現(xiàn)代數(shù)字系統(tǒng)特別是計算機(jī)中的重要組成部分。半導(dǎo)體存儲器ROMEPROM快閃存儲器PROME2PROM固定ROM（又稱掩膜ROM）可編程ROMRAMSRAMDRAM按存取方式來分：2024/3/11數(shù)字電子技術(shù)ch8[1]按制造工藝來分：半導(dǎo)體存儲器雙極型MOS型對存儲器的操作通常分為兩類：寫——即把信息存入存儲器的過程。讀——即從存儲器中取出信息的過程。兩個重要技術(shù)指標(biāo)：存儲容量—存儲器能存放二值信息的多少。單位是位或比特（bit）。1K=210=1024，1M=210K=220。存儲時間—存儲器讀出（或?qū)懭耄?shù)據(jù)的時間。一般用讀（或?qū)懀┲芷趤肀硎尽?024/3/11數(shù)字電子技術(shù)ch8[1]讀寫存儲器又稱隨機(jī)存儲器。讀寫存儲器的特點(diǎn)是：在工作過程中，既可從存儲器的任意單元讀出信息，又可以把外界信息寫入任意單元，因此它被稱為隨機(jī)存儲器，簡稱RAM。RAM按功能可分為靜態(tài)、動態(tài)兩類；RAM按所用器件又可分為雙極型和MOS型兩種。8.1隨機(jī)存取存儲器(RAM)2024/3/11數(shù)字電子技術(shù)ch8[1]8.1.1RAM的電路結(jié)構(gòu)與工作原理1.RAM存儲單元六管靜態(tài)存儲單元（行選擇線）（列選擇線）存儲單元位線B位線BXiYiT5T3T1T6T4T2VDDVGGDDT7T8（數(shù)據(jù)線I/O）（數(shù)據(jù)線I/O）2024/3/11數(shù)字電子技術(shù)ch8[1]＆＆≥1XiYiDIDoR/WG1G2G3T2T1T3T4T5CRVCC（行選擇線）（列選擇線）（讀寫控制端）寫入刷新控制電路存儲單元“讀”位線“寫”位線（數(shù)據(jù)輸入）（數(shù)據(jù)輸出）三管動態(tài)存儲單元2024/3/11數(shù)字電子技術(shù)ch8[1]2、RAM的結(jié)構(gòu)存儲矩陣…讀/寫控制器地址譯碼器…地址碼輸入片選讀/寫控制輸入/輸出CSR

/

W

I

/

O

2024/3/11數(shù)字電子技術(shù)ch8[1]列地址譯碼器行地址譯碼器A4A3A2A1A0A5A6A7X0X1X31Y0Y1Y7256(字)×4(位)RAM存儲矩陣字單元256×4=1024=210=1K個基本存儲單元8列32行基本單元（1）存儲矩陣2024/3/11數(shù)字電子技術(shù)ch8[1]（2）地址譯碼一元地址譯碼………D3D2D1D0W0W1W256譯碼器001110100111A0A1A710...0W110108線—256線缺點(diǎn):

n

位地址輸入的譯碼器,需要2n條輸出線。1

0

1

0二元地址譯碼Y0Y1Y15…A0A1A2A3X0X1X15行譯碼器A4A5A6A7…列譯碼器Dout4線—16線10...010…08

位地址輸入的地址譯碼器,只有32條輸出線。2024/3/11數(shù)字電子技術(shù)ch8[1]25(32)根行選擇線10根地址線—2n

(1024)個地址25(32)根列選擇線1024個字排列成—32

32矩陣當(dāng)X0

=

1，Y0

=

1時，對0-0單元讀(寫)當(dāng)X31

=

1，Y31

=

1時，對31-31單元讀(寫)[例]

1024

1存儲器矩陣2024/3/11數(shù)字電子技術(shù)ch8[1]（3）輸入輸出控制電路在CS=0時：當(dāng)R/W=0時G1和G2打開，G3處于高阻狀態(tài)，寫入數(shù)據(jù)；當(dāng)R/W=1時G3打開，G1和G2處于高阻狀態(tài)，讀出數(shù)據(jù)。在CS=1時：G1、G2和G3處于高阻狀態(tài)，不工作。&&I/ODDR/WCS2024/3/11數(shù)字電子技術(shù)ch8[1]CSADD(地址)I/O輸出數(shù)據(jù)讀出單元的地址tRCtACStAA3.RAM的操作與定時讀操作過程及時序圖①欲讀取單元的地址加到存儲器的地址輸入端；②加入有效的片選信號CS；④讓片選信號CS無效，I/O端呈高阻狀態(tài)，本次讀出結(jié)束。③在R/W線上加高電平，經(jīng)過一段延時后，所選擇單元的內(nèi)容出現(xiàn)在I/O端；地址存取時間讀周期片選最小時間2024/3/11數(shù)字電子技術(shù)ch8[1]寫入單元的地址寫入數(shù)據(jù)CSADDI/OtWCtWPtWRtAStDWtDHR/W寫操作過程及時序圖①欲讀取單元的地址加到存儲器的地址輸入端；②加入有效的片選信號CS；④在R/W線上加低電平，進(jìn)入寫工作狀態(tài)；⑤讓片選信號CS無效，I/O端呈高阻狀態(tài)，本次寫入結(jié)束。③將待寫入的數(shù)據(jù)加到I/O端；2024/3/11數(shù)字電子技術(shù)ch8[1]8.1.2RAM容量的擴(kuò)展(一)位擴(kuò)展地址線、讀/寫控制線、片選線并聯(lián)輸入/輸出線分開使用如：用8片1024

1位RAM擴(kuò)展為1024

8位RAMI

/O1024×1(0)A0A1…A9R/WCSI

/O1024×1(1)A0A1…A9R/WCS…I

/O1024×1(7)A0A1…A9R/WCS…A0A1..A9CSR

/

W00I0I1I7D0

D710O0O1O7D0

D72024/3/11數(shù)字電子技術(shù)ch8[1](二)字?jǐn)U展2024/3/11數(shù)字電子技術(shù)ch8[1]8.2只讀存儲器（ROM）分類掩模ROM可編程ROM（PROM—ProgrammableROM）可擦除可編程ROM（EPROM—ErasablePROM）說明:掩模ROMPROM生產(chǎn)過程中在掩模板控制下寫入，內(nèi)容固定，不能更改內(nèi)容可由用戶編好后寫入，一經(jīng)寫入不能更改紫外光擦除（約二十分鐘）EPROM存儲數(shù)據(jù)可以更改，但改寫麻煩，工作時只讀EEPROM或E2PROM電擦除（幾十毫秒）FlashMemory(快速存儲器)2024/3/11數(shù)字電子技術(shù)ch8[1]1.基本結(jié)構(gòu)一、ROM的結(jié)構(gòu)示意圖地址輸入數(shù)據(jù)輸出—n位地址—b位數(shù)據(jù)A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12n×bROM……………………最高位最低位2024/3/11數(shù)字電子技術(shù)ch8[1]2.內(nèi)部結(jié)構(gòu)示意圖存儲單元數(shù)據(jù)輸出字線位線地址譯碼器ROM存儲容量=字線數(shù)

位線數(shù)=2n

b（位）地址輸入0單元1單元i

單元2n-1單元D0D1Db-1A0A1An-1W0W1WiW2n-12024/3/11數(shù)字電子技術(shù)ch8[1]3.邏輯結(jié)構(gòu)示意圖(1)中大規(guī)模集成電路中門電路的簡化畫法連上且為硬連接，不能通過編程改變編程連接，可以通過編程將其斷開斷開ABDCABDY&ABCY≥1與門或門

2024/3/11數(shù)字電子技術(shù)ch8[1]AY=AY=AAZ=AY=AAYA1A1YA1YZ緩沖器同相輸出反相輸出互補(bǔ)輸出2024/3/11數(shù)字電子技術(shù)ch8[1](2)邏輯結(jié)構(gòu)示意圖m0A0A1An-1m1mim2n-1譯碼器Z0(D0)……或門Z1(D1)……或門Zb-1(Db-1)……或門……2n個與門構(gòu)成n位二進(jìn)制譯碼器,輸出2n個最小項(xiàng)。...n個輸入變量b個輸出函數(shù)或門陣列與門陣列2024/3/11數(shù)字電子技術(shù)ch8[1]W0(m0)W2(m2)D

0=W0+W2=m0+m2二、ROM的基本工作原理1.電路組成二極管或門二極管與門W0(m0)+VCC1A111A01VccEND3END2END1END0D3

D2

D1

D0

W0(m0)W1(m1)W2(m2)W3(m3)與門陣列(譯碼器)或門陣列(編碼器)位線字線輸出緩沖2024/3/11數(shù)字電子技術(shù)ch8[1]2.工作原理輸出信號的邏輯表達(dá)式1A111A01VccEND3END2END1END0D3

D2

D1

D0

W0(m0)W1(m1)W2(m2)W3(m3)與門陣列(譯碼器)或門陣列(編碼器)位線輸出緩沖字線字線：位線：2024/3/11數(shù)字電子技術(shù)ch8[1]輸出信號的真值表000110110101A1

A0D3

D2

D1

D01010011111103.功能說明(1)存儲器(2)函數(shù)發(fā)生器地址存儲數(shù)據(jù)輸入變量輸出函數(shù)(3)譯碼編碼字線編碼0101101001111110A1

A000011011輸入變量輸出函數(shù)2024/3/11數(shù)字電子技術(shù)ch8[1]三、ROM應(yīng)用舉例及容量擴(kuò)展1、ROM應(yīng)用舉例用ROM實(shí)現(xiàn)以下邏輯函數(shù)[例3.6.2]Y1=

m(2,3,4,5,8,9,14,15）Y2=

m(6,7,10,11,14,15）Y3=

m(0,3,6,9,12,15）Y4=

m(7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1譯碼器編碼器2024/3/11數(shù)字電子技術(shù)ch8[1]2、ROM容量擴(kuò)展（1）存儲容量存儲器存儲數(shù)據(jù)的能力，為存儲器含存儲單元的總位數(shù)。存儲容量=字?jǐn)?shù)

位數(shù)字—word位—bit1k1:

1024個字每個字1位存儲容量

1k1k4:1024個字每個字4位存儲容量4k2568:256個字每個字8位存儲容量2k64k16:64k個字每個字16位存儲容量1024k（1M）

（2）存儲容量與地址位數(shù)的關(guān)系存儲容量25648位地址256=284位數(shù)據(jù)輸出存儲容量8k88k=8210=21313位地址8位數(shù)據(jù)輸出2024/3/11數(shù)字電子技術(shù)ch8[1]（3）常用EPROM2764：27128：A0

A128k8(64k)13位地址輸入：8位數(shù)據(jù)輸出：O0

O7輸出使能端1輸出呈高阻0使能片選端ROM工作（任意）ROM不工作輸出呈高阻16k8(128k)16k=16210=21427256：32k8(256k)32k=32210=2152764VPPPGMA0A1A2A3A4A5A6A7A8A9A10A11A12CSOEO0O1O2O3O4O5O6O7VCCVIH(PGM)CSOE地址輸出01其他常用的EPROM2024/3/11數(shù)字電子技術(shù)ch8[1]（4）ROM容量的擴(kuò)展地址總線8位數(shù)據(jù)總線16位數(shù)據(jù)總線D(7~0)D(15~8)8位→16位地址線合并（共用）輸出使能端、片選端合并（共用）數(shù)據(jù)輸出端分為高8位和低8位方法(a)字長的擴(kuò)展（位擴(kuò)展）：27256A0A14O7O0CSOE27256A0A14O7O0CSOECSOE2024/3/11數(shù)字電子技術(shù)ch8[1](b)字線的擴(kuò)展（地址碼的擴(kuò)展—字?jǐn)U展）兩片4

484：四片32k

8432k8：15位地址輸入增加兩位地址經(jīng)過2線-4線譯碼控制四個芯片的ROM44位A1A0D1D0D2D3ROM44位A1A0D1D2D3D01增加一位地址A2（P283）2024/3/11數(shù)字電子技術(shù)ch8[1]PLD：它的邏輯功能由用戶通過對器件編程來設(shè)定。數(shù)字集成電路標(biāo)準(zhǔn)IC微處理器MPU專用集成電路ASIC（80年代）PLDPROM和EPROM可編程邏輯陣列PLA可編程陣列邏輯PAL通用陣列邏輯GALASICFPGA(現(xiàn)場可編程門陣列)8.3可編程邏輯器件(PLD)2024/3/11數(shù)字電子技術(shù)ch8[1]AAA8.3可編程邏輯器件（PLD）8.3.1PLD的電路表示法互補(bǔ)輸入緩沖器三態(tài)輸出緩沖器硬線連接單元被編程連接單元被編程刪除單元1.PLD的基本結(jié)構(gòu)和連接方式與陣列或陣列2024/3/11數(shù)字電子技術(shù)ch8[1]2.基本門電路的PLD表示法與門的PLD表示法或門的PLD表示法與門的默認(rèn)狀態(tài)為連接狀態(tài)，在下圖中，與門的輸出為0。2024/3/11數(shù)字電子技術(shù)ch8[1]3.PROM電路的PLD表示法PROM實(shí)質(zhì)上是可編程邏輯器件，相當(dāng)于包含一個固定的與門陣列（就是全譯碼的地址譯碼器—n線--n2線譯碼器）和一個可編程或門陣列。其中地址譯碼器的地址端作為輸入端，數(shù)據(jù)輸出端作為邏輯輸出端。與陣列或陣列A0A1L0L1L0L12位地址線—4位數(shù)據(jù)線PROM的PLD表示法2024/3/11數(shù)字電子技術(shù)ch8[1]A0A1A2A3D0D1D2D34位地址線—4位數(shù)據(jù)線PROM的PLD表示法2024/3/11數(shù)字電子技術(shù)ch8[1]A0A1A2A3O0O1O2O38.3.2可編程陣列邏輯器件（PAL）簡介1.PAL的基本結(jié)構(gòu)①編程前的內(nèi)部結(jié)構(gòu)固定的或陣列采用熔絲編程的與陣列2024/3/11數(shù)字電子技術(shù)ch8[1]A0A1A2A3O0O1O2O3②編程后的內(nèi)部結(jié)構(gòu)ABCL2L1L0L32024/3/11數(shù)字電子技術(shù)ch8[1]1234567891918171615141312110347811121516192023242731280347811121516192023242731282.PAL16L8（具有20個引腳，20號電源端和10號接地端未畫出）2024/3/11數(shù)字電子技術(shù)ch8[1]8.3.2可編程通用陣列邏輯器件（GAL）1.GAL的基本結(jié)構(gòu)GAL是在PAL的基礎(chǔ)上發(fā)展起來的新一代增強(qiáng)型器件，它直接繼承了PAL的與或陣列結(jié)構(gòu)，并增加了靈活的輸出邏輯宏單元OLMC來增強(qiáng)輸出功能，同時采用電子標(biāo)簽和宏單元結(jié)構(gòu)字等新技術(shù)和E2CMOS新工藝，使其具有可擦除、可重新編程和可重新配置結(jié)構(gòu)等功能。GAL的與或陣列結(jié)構(gòu)分為兩類：①與門陣列可編程，或門陣列固定連接（PAL型）。例：GAL16V8GAL16V8是20腳器件，最多具有16個輸入端，8個輸出端。（結(jié)構(gòu)圖中未畫出10接地端和20電源端）②與門陣列可編程，或門陣列可編程（PLA型）。例：GAL39V18GAL39V18是20腳器件，最多具有39個輸入端，18個輸出端。2024/3/11數(shù)字電子技術(shù)ch8[1]123456789191817161514131211OLMC(19)OLMC(18)OLMC(17)OLMC(16)OLMC(15)OLMC(14)OLMC(13)OLMC(12)GAL16V8的邏輯結(jié)構(gòu)圖2024/3/11數(shù)字電子技術(shù)ch8[1]輸出邏輯宏單元OLMC的邏輯結(jié)構(gòu)主要由4個部分組成：2.輸出邏輯宏單元OLMC㈠或門陣列：是一個8輸入或門陣列，構(gòu)成了GAL的或門陣列。㈡異或門：用于控制輸出信號的極性，通過對結(jié)構(gòu)控制字（存儲在存儲單元中）中的控制位XOR（n）編程來改變或門陣列輸出的極性。㈢正邊沿觸發(fā)的D觸發(fā)器：鎖存或門的輸出狀態(tài)GAL適用于時序邏輯電路。㈣4個數(shù)據(jù)多路開關(guān)（數(shù)據(jù)選擇器MUX）：①乘積項(xiàng)數(shù)據(jù)選擇器PTMUX：用于控制來自與陣列的第一乘積項(xiàng)。當(dāng)結(jié)構(gòu)控制字中的控制位CO0和CO1（n）的關(guān)系為CO0·CO1（n）=1時，第一乘積項(xiàng)作為一個輸入項(xiàng)。②三態(tài)數(shù)據(jù)選擇器TSMUX：用于選擇輸出三態(tài)緩沖器的選通信號。③反饋數(shù)據(jù)選擇器FMUX：用于選擇反饋信號的來源。④輸出數(shù)據(jù)選擇器OMUX：用于控制輸出信號是否鎖存。2024/3/11數(shù)字電子技術(shù)ch8[1]輸出邏輯宏單元OLMCOECKI/O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接鄰近單元輸出I/O(m)VCCAC0AC1(n)AC1(m)接與陣列01兩個2選1數(shù)據(jù)選擇器兩個4選1數(shù)據(jù)選擇器乘積項(xiàng)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器0組合輸出1寄存器輸出三態(tài)數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器反饋2024/3/11數(shù)字電子技術(shù)ch8[1]FMUX的輸出與三個結(jié)構(gòu)控制字的關(guān)系OEI/O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)CKOEXOR(n)接鄰近單元輸出I/O(m)AC0AC1(n)AC1(m)AC0AC1(n)

AC1(m)

FMUX的選擇

10

11

0100

D觸發(fā)器的Q本單元輸出I/O(n)

鄰近單元輸出I/O(m)

地2024/3/11數(shù)字電子技術(shù)ch8[1]AC0AC1（n）控制電平功能001用戶自定義011101110三態(tài)輸出使能控制AC0AC1（n）輸出功能00使能01高阻10由OE確定11由設(shè)計者編程確定PTMUX功能表TSMUX功能表2024/3/11數(shù)字電子技術(shù)ch8[1]AC0AC1（n）AC1（m）功能0×0無反饋0×1鄰近OLMC輸出作輸入10×本部寄存器輸出反饋11×本級OLMC輸出反饋AC0AC1（n）功能00組合型輸出01組合型輸出10寄存器型輸出11組合型輸出FMUX功能表OMUX功能表2024/3/11數(shù)字電子技術(shù)ch8[1]OLMC的輸出組態(tài)SYNAC0AC1(n)功能注010寄存器輸出純時序輸出011組合與寄存器輸出本宏單元為組合輸出，一個以上宏單元