可編程邏輯器件及應用智慧樹知到期末考試答案2024年

可編程邏輯器件及應用智慧樹知到期末考試答案2024年可編程邏輯器件及應用某同學為了完成四個8位數(shù)據a0、a1、a2和a3的加法，采用了如下三種方法實現(xiàn)：①assignsum=a0+a1+a2+a3;②assignsum=(a0+a1)+(a2+a3);③assignsum=a0+(a1+a2)+a3;這兩種描述方法中，性能更好的是（）

A:一樣好B:第三種方法C:第二種方法D:第一種方法答案:第二種方法若P、R、Q都是位寬為4的輸入變量，下面表達形式正確的是（）

A:input[3:0]P,[3:0]Q,[3:0]R;B:inputP,Q,R[3:0];C:input[3:0]P,Q,R;D:inputP[3:0],Q,R;答案:input[3:0]P,Q,R;在VerilogHDL中，有如下變量聲明語句：reg[0:3]always;下列說法錯誤的是（）

A:變量類型為寄存器類型，只能使用在時序邏輯電路的賦值中B:位寬不同的變量應該在不同的語句行中聲明C:不能使用always關鍵字定義變量名D:位寬定義的順序[0:3]是錯的，應該定義為[3:0]答案:變量類型為寄存器類型，只能使用在時序邏輯電路的賦值中在一下表達式中，正確的是（）

A:&4’b1101=1’b1B:~4’b1100=1’b1C:4’b1010&4’b1101=1’b1D:!4’b1010||!4’b0000=1’b1答案:!4’b1010;!4’b0000=1’b1下面對原理圖輸入設計方法進行數(shù)字電路系統(tǒng)設計，說法不正確的是（）

A:原理圖輸入設計方法也可進行層次化設計B:原理圖輸入設計方法一般也采用自底向上的設計實現(xiàn)C:原理圖輸入設計方法無法對電路進行功能描述D:原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計答案:原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計關于查找表（Look-uptable，LUT）的原理和結構，下列說法正確的是（）

A:一般的，基于查找表結構的可編程邏輯器件屬于非易失性器件B:基于查找表的電路只能實現(xiàn)組合邏輯電路的功能C:當前的CPLD大多數(shù)采用查找表結構D:查找表本質上是一類存儲器答案:查找表本質上是一類存儲器某VerilogHDL的程序部分如下：always@(posedgeclk)if(!rst)q＜=0;elseq＜=q+1;若上電時rst為1，經過20個時間單位rst變?yōu)?，再經過20個時間單位rst恢復為1，則變量q被初始化為0的時刻是（）

A:上電時（0時刻）B:無法確定C:第20個時間單位D:第40個時間單位答案:無法確定在VerilogHDL的相關運算中，若變量A=8’b1101_0011，B=8’b1_0000_0000，則表達式“A&&B”的結果是（）

A:1’b1B:8’b1000_0000C:8’b0000_0000D:1’b0答案:1’b0某VerilogHDL的定時器程序部分如下：：reg[9:0]count;always@(posedgeclkornegedgerst)if(!rst)count＜=0;elseif(count==999)count＜=0;elsecount＜=count+1;assigntimeup=(count==999);若系統(tǒng)時鐘頻率為50MHz，則timeup變?yōu)楦唠娖降臅r間間隔是（）

A:19980nsB:20msC:20nsD:20us答案:20us關于VerilogHDL中的運算符優(yōu)先級別，下列說法正確的是（）

A:邏輯與“&&”和邏輯非“！”運算符屬于同一優(yōu)先級B:說法都是錯誤的C:項邏輯與“&&”運算符的優(yōu)先級別最低D:邏輯非“！”運算符的級別最高答案:邏輯非“！”運算符的級別最高某VerilogHDL的程序部分如下：wire[3:0]addr;assignaddr=-3;則變量addr被賦值后的值為（）

A:4’b1101B:4’bxx11C:4’b0011D:4’bzz11答案:4’b1101資源共享設計是一種電路優(yōu)化設計方法，下列對資源共享描述正確的是（）

A:資源共享是一種面積優(yōu)化方法，可能會有速度優(yōu)化效果B:資源共享是一種面積優(yōu)化方法，一定不會有速度優(yōu)化效果C:資源共享是一種速度優(yōu)化方法，一定不會有面積優(yōu)化效果D:資源共享是一種速度優(yōu)化方法，可能會有面積優(yōu)化效果答案:資源共享是一種面積優(yōu)化方法，可能會有速度優(yōu)化效果利用VerilogHDL設計了一個八位的計數(shù)器模塊，然后將計數(shù)器的輸出連接到一個八位的DAC；假設該DAC的模擬參考量為電壓10V，則當計數(shù)器輸出為8’b10010100時，DAC的輸出電壓為（）

A:1.48VB:563VC:5.78VD:5.00V答案:5.78V在某VerilogHDL模塊中定義了如下函數(shù)：function[2:0]my_function;input[3:0]a,b;beginif(a＞b)my_function=2’b01;elseif(a＜b)my_function=2’b10;elsemy_function=2’b00;endendfunction若模塊中對函數(shù)進行了調用，令c=my_function(4’b1010,4’b1100)，則變量c的值為（）

A:2’b11B:2’b01C:2’b10D:2’b00答案:2’b10若A=4’b0000，B=4’b0101，C=4’b0011，D=4’b0000，則下列運算結果為0的是（）

A:A||CB:B||CC:A||DD:A||B答案:A||D請指出AlteraCycloneⅣ系列中的EP4CE6F17C8這個器件屬于（）

A:ARMB:FPGAC:CPUD:CPLD答案:FPGA在VerilogHDL中，聲明某個變量，下列變量的取名合法的是（）

A:MYcountB:00countC:&countD:_MY_count答案:_MY_count某VerilogHDL的程序部分如下：reg[3:0]temp;always@(posedgeclkornegedgerst)if(!rst)temp=31;則經過復位信號的初始化之后，temp的值為（）

A:31B:5’b11111C:4’d31D:4’b1111答案:4’b1111某測試平臺的程序部分如下：regclk;alwaysbegin#5clk=0;#10clk=~clk;end則變量clk的波形說法正確的是（）

A:clk一直為高電平1B:clk的周期為20個時間單位C:clk的周期為15個時間單位D:clk一直為低電平0答案:clk的周期為15個時間單位某VerilogHDL的程序部分如下：reg[2:0]i;reg[4:0]num;always@(posedgeclk)beginnum=0;for(i=0;i＜8;i=i+1)num=num+2;end若時鐘上升沿到來，num的值為（）

A:0B:16C:形成了死循環(huán)D:14答案:形成了死循環(huán)在VerilogHDL中，若定義變量i為8位寄存器類型的變量，則語句“for(i=0;i＜=8;i=i+1)”執(zhí)行的循環(huán)次數(shù)將為（）

A:9B:無窮C:8D:7答案:9某VerilogHDL的移位寄存器程序部分如下：reg[7:0]myshift;always@(posedgeclk)if(!rst)myshift＜=8’b00000001;________________________為了能夠實現(xiàn)從00000001→00000011→00000111→…→11111111的移位過程，在橫線處應該添加的語句是（）

A:elsemyshift＜={myshift[7:0],myshift[8]};B:elsemyshift＜=myshift＜＜1;C:myshift＜={myshift[7:0],1’b1}D:myshift＜={myshift[7:0],1}答案:myshift＜={myshift[7:0],1’b1}關于VerilogHDL中的宏定義指令`define語句，下列說法正確的是（）

A:宏定義語句`define的作用范圍僅限于當前模塊B:宏定義語句用于將一個簡單的標志符代替一個復雜的字符串或表達式C:宏定義語句`define的功能與參數(shù)類型的數(shù)據完全一模一樣D:在宏定義語句`define的行末需要加上分號答案:宏定義語句用于將一個簡單的標志符代替一個復雜的字符串或表達式某VerilogHDL的程序如下（程序中間省略號略去了變量類型的聲明）：moduleexam1(a,b,c,d);inputa,b;outputc,d;……always@(aorb)c=a^b;assignd=bendmodule上述程序中四個變量a、b、c和d中屬于線網類型變量的是（）

A:bB:aC:cD:d答案:a###b###d某VerilogHDL的模塊如下：moduleparameter(a,b,c)inputa,b;regc;always@(*)c=a^b;endmodule關于上面模塊中針對語法錯誤的修改，說法正確的是（）

A:always語句后面的敏感變量列表不能用“*”號，須改為“aorb”B:模塊的名稱選取了關鍵字parameter，需要修改C:模塊中沒有聲明輸出端口D:變量c需要聲明為線網類型答案:模塊的名稱選取了關鍵字parameter，需要修改;模塊中沒有聲明輸出端口在VerilogHDL中，關于任務和函數(shù)，下列說法正確的是（）

A:在函數(shù)中可以調用任務B:函數(shù)有且僅有一個輸入變量，輸出變量由函數(shù)名本身擔任C:任務的定義和調用可以分別位于不同的模塊之中D:任務調用時，端口變量必須和任務定義時一一對應答案:任務調用時,端口變量必須和任務定義時一一對應###函數(shù)有且僅有一個輸入變量,輸出變量由函數(shù)名本身擔任目前國際上較大的可編程邏輯器件制造公司包括（）

A:華為B:XilinxC:小米D:Altera答案:Altera###Xilinx下面的VerilogHDL的語句，屬于可綜合語句的是（）

A:for循環(huán)語句B:串行塊begin-endC:while循環(huán)語句D:并行塊fork-join答案:串行塊begin-end###for循環(huán)語句在VerilogHDL的運算符中，邏輯運算符有三種，其符號分別是“&&”、“||”和“~”。（）

A:對B:錯答案:錯電子設計自動化（EDA）就是以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以可編程邏輯器件或者專用集成電路為目標器件設計實現(xiàn)電路系統(tǒng)的一種技術。（）

A:對B:錯答案:對在VerilogHDL中，開關級描述指具體的晶體管物理器件的描述；隨著電路規(guī)模的增大，開關級描述將非常難理解。（）

A:錯B:對答案:對采取電平觸發(fā)方式的always語句，經過綜合之后產生的是純組合邏輯電路，沒有鎖存器或觸發(fā)器。（）

A:錯B:對答案:錯仿真包括功能仿真和時序仿真，前者不考慮信號延時等因素，后者是在選擇具體器件并完成布局布線后進行的包含延時的仿真。（）

A:錯B:對答案:對在VerilogHDL中，描述組合邏輯電路可以采用數(shù)據流描述、結構化描述和行為描述中的任意一種或多種方式；三種方式并行執(zhí)行。（）

A:錯B:對答案:對在VerilogHDL中，位運算符的運算優(yōu)先級高于邏輯運算符。（）

A:錯B:對答案:對利用有限狀態(tài)機描述時序邏輯電路時，必須把電路精準地劃分為Moore類型或者Mealy類型，否者描述的有限狀態(tài)機的功能將產生錯誤。（）

A:對B:錯答案:錯系統(tǒng)函數(shù)$random的作用是用于產生隨機數(shù)。（）

A:對B:錯答案:對在VerilogHDL中，數(shù)字的表示包括三個部分：位寬、進制和數(shù)字；其中位寬可以省略，而進制和數(shù)字不能省略。（）

A:錯B:對答案:錯過程賦值語句包括阻塞性過程賦值和非阻塞性過程賦值，前者在語句塊結束時同時完成賦值，而后者在完成賦值之后才能進行下一行操作。（）

A:對B:錯答案:錯可編程邏輯器件屬于半定制專用集成電路。（）

A:錯B:對答案:對在編碼器模塊中，普通的編碼器任何時刻只允許一個輸入端信號輸入有效，優(yōu)先編碼器允許兩個及以上的輸入端信號輸入有效。（）

A:對B:錯答案:對VerilogHDL的結構總是位于module和endmodule聲明語句之間。（）

A:錯B:對答案:對在可編程邏輯器件的基本結構中，輸出緩沖電路的作用主要是對將要輸出的信號進行處理，一般包括三態(tài)門、寄存器等單元。（）

A:錯B:對答案:對在進行關系比較時，“4’b1101＜4’bxxxx”的比較結果為假。（）

A:對B:錯答案:錯未來集成電路技術發(fā)展的趨勢，是將整個系統(tǒng)集成到一個芯片上，這種芯片被稱為超大規(guī)模集成電路。（）

A:錯B:對答案:錯在VerilogHDL中，運算符“&&”和“&”的作用沒有區(qū)別。（）

A:對B:錯答案:錯在VerilogHDL中提供了標準的系統(tǒng)任務用于常用的操作，比如顯示、文件輸入和輸出等，這些系統(tǒng)任務前都有標志符“￥”加以確認。（）

A:對B:錯答案:錯VerilogHDL提供了兩種條件語句的結構，包括if-else語句和switch多路分支語句。（）

A:對B:錯答案:錯

如圖所示的狀態(tài)轉換圖