第八章FPGA和CPLD課件

第8章FPGA和CPLD2024/4/172CPLD=ComplexProgramminglogicdevice，復(fù)雜可編程邏輯器件

FPGA=FieldProgrammableGateArray,現(xiàn)場(chǎng)可編程門(mén)陣列2024/4/173CPLD原理——與或陣列組合邏輯由乘積項(xiàng)陣列和乘積項(xiàng)選擇矩陣產(chǎn)生組合邏輯D觸發(fā)器直接利用宏單元中的可編程D觸發(fā)器來(lái)實(shí)現(xiàn)時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專(zhuān)用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳以上步驟都是由軟件自動(dòng)完成，不需要人為干預(yù)對(duì)于復(fù)雜電路，一個(gè)宏單元不能實(shí)現(xiàn)時(shí)需要通過(guò)并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入

2024/4/1742024/4/175典型的可編程器件的框圖SPLD(SimpleProgrammableLogicDevice)EPLD(ErasableProgrammableLogicDevice)CPLD(ComplexProgrammableLogicDevice)一個(gè)二維的邏輯塊陣列構(gòu)成了PLD器件的邏輯組成核心輸入／輸出塊連接邏輯塊的互連資源連線資源由各種長(zhǎng)度的連線線段組成，其中也有一些可編程的連接開(kāi)關(guān)，它們用于邏輯塊之間、邏輯塊與輸入／輸出塊之間的連接2024/4/176基于LUT（Look-Up-Table）結(jié)構(gòu)FPGA實(shí)現(xiàn)原理A、B、C、D作為地址線連到到LUT，LUT中已經(jīng)事先寫(xiě)入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出，實(shí)現(xiàn)組合邏輯D觸發(fā)器直接利用LUT后面D觸發(fā)器來(lái)實(shí)現(xiàn)時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部時(shí)鐘專(zhuān)用通道，直接連接到觸發(fā)器的時(shí)鐘端2024/4/177現(xiàn)場(chǎng)可編程陣列FPGA基于查找表的構(gòu)成原理與結(jié)構(gòu)實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111

多使用4-6輸入的LUT每一個(gè)LUT可以看成一個(gè)有4位地址線的16×1的RAM當(dāng)用戶通過(guò)原理圖或語(yǔ)言描述了一個(gè)邏輯電路以后，開(kāi)發(fā)軟件自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可基于SRAM工藝，掉電后信息會(huì)丟失，需要外加一片專(zhuān)用配置芯片，在上電時(shí)由這個(gè)專(zhuān)用配置芯片把數(shù)據(jù)加載到FPGA中才可以正常工作2024/4/178Altera公司FLEX/ACEX芯片的內(nèi)部結(jié)構(gòu)主要結(jié)構(gòu)：I/O塊LAB：一個(gè)LAB包括8個(gè)邏輯單元（LE）,每個(gè)LE包括一個(gè)LUT，一個(gè)觸發(fā)器和相關(guān)的相關(guān)邏輯可編程行/列連線RAM塊大部分的FPGA系列與此結(jié)構(gòu)基本類(lèi)似2024/4/179CPLD與FPGA比較CPLD/EPLD基于乘積項(xiàng)，功耗低速度慢分解組合邏輯功能強(qiáng)一個(gè)宏單元可分解十幾甚至20~30多個(gè)組合邏輯輸入集成度較低一般最大只能做到約512個(gè)邏輯單元無(wú)片內(nèi)RAM適合于簡(jiǎn)單的組合邏輯不需要配置，上電即可使用FPGA基于查找表，功耗高速度快分解組合邏輯功能較弱一個(gè)查找表只能處理約4輸入的組合邏輯集