數(shù)字電子技術(shù)第6章自測練習及習題解答

第第頁數(shù)字電子技術(shù)第6章自測練習及習題解答自測練習〔6.1〕

1．4位寄存器需要〔〕個觸發(fā)器組成。

2．圖6-1中，在CP〔〕時刻，輸入數(shù)據(jù)被存儲在寄存器中，其存儲時間為〔〕。3．在圖6-4中，右移操作表示數(shù)據(jù)從〔〕〔FF0，F(xiàn)F3〕移向〔FF0，F(xiàn)F3〕。4．在圖6-7中，當SHIFT/LOAD為〔〕電平常，寄存器執(zhí)行并行數(shù)據(jù)輸入操作；5．74LS194的5種工作模式分別為〔〕。6．74LS194中，清零操作為〔〕〔同步，異步〕方式，它與掌握信號S1、S1〔〕〔有關(guān)，無關(guān)〕。

7．74LS194中，需要〔〕個脈沖可并行輸入4位數(shù)據(jù)。8．74LS194運用〔〕〔上邊沿，下邊沿〕觸發(fā)。

9．為了將一個字節(jié)數(shù)據(jù)串行移位到移位寄存器中，需要要〔〕個時鐘脈沖。

10．一組數(shù)據(jù)10110101串行移位〔首先輸入最右邊的位〕到一個8位并行輸出移位寄存器

中，其初始狀態(tài)為11100100，在兩個時鐘脈沖之后，該寄存器中的數(shù)據(jù)為：〔a〕01011110〔b〕10110101〔c〕01111001〔d〕001011011．4

2．上升沿，1個CP周期3．FF0，F(xiàn)F34．低

5．異步清零，右移，左移，保持，并行置數(shù)6．異步，無關(guān)7．1

8．上邊沿9．810．〔c〕01111001

自測練習〔6.2〕

1．為了構(gòu)成64進制計數(shù)器，需要〔〕個觸發(fā)器。2．2n進制計數(shù)器也稱為〔〕位二進制計數(shù)器。3．1位二進制計數(shù)器的電路為〔〕。

4．運用4個觸發(fā)器進行級聯(lián)而構(gòu)成二進制計數(shù)器時，可以對從0到〔〕的二進制數(shù)進行計數(shù)。

5．如題5圖中，〔〕為4進制加法計數(shù)器；〔〕為4進制減法計數(shù)器。

Q0

Q1

CP

題5圖〔a〕

CP

題5圖〔b〕

6．一個模7的計數(shù)器有〔〕個計數(shù)狀態(tài)，它所需要的最小觸發(fā)器個數(shù)為〔〕。7．計數(shù)器的模是〔〕。

〔a〕觸發(fā)器的個數(shù)〔b〕計數(shù)狀態(tài)的最大可能個數(shù)〔b〕實際計數(shù)狀態(tài)的個數(shù)8．4位二進制計數(shù)器的最大模是〔〕。

〔a〕16〔b〕32〔c〕4〔d〕8

9．模13計數(shù)器的開始計數(shù)狀態(tài)為0000，那么它的最末計數(shù)狀態(tài)是〔〕。

1．62．n

3．觸發(fā)器4．155．〔a〕，〔b〕6．7，37．〔c〕8．〔a〕9．1100

自測練習〔6.3〕

1．與異步計數(shù)器不同，同步計數(shù)器中的全部觸發(fā)器在〔〕〔相同，不同〕時鐘脈沖的作用下同時翻轉(zhuǎn)。

2．在考慮觸發(fā)器傳輸延遲的狀況下，同步計數(shù)器中各Q輸出端相對于時鐘脈沖的延遲時間〔〕〔相同，不同〕。

3．在考慮觸發(fā)器傳輸延遲的狀況下，異步計數(shù)器中各Q輸出端相對于時鐘脈沖的延遲時間〔〕〔相同，不同〕。

4．采納邊沿JK觸發(fā)器構(gòu)成同步22進制加法計數(shù)器的電路為〔〕。

2

5．采納邊沿JK觸發(fā)器構(gòu)成同步2進制減法計數(shù)器的電路為〔〕。

6．采納邊沿JK觸發(fā)器構(gòu)成同步2n進制加法計數(shù)器，需要〔〕個觸發(fā)器，第一個觸發(fā)器FF0的輸入信號為〔〕，最末一個觸發(fā)器FF(n-1)的輸入信號為〔〕。7．采納邊沿JK觸發(fā)器構(gòu)成同步3進制加法計數(shù)器的電路為〔〕。8．23進制加法計數(shù)器的最大二進制計數(shù)是〔〕。9．參看圖6-21所示計數(shù)器，觸發(fā)器FF2為〔〕〔最高位，最低位〕觸發(fā)器，第2個時鐘脈沖后的二進制計數(shù)是〔〕。

10．參看圖6-23所示計數(shù)器，其計數(shù)范圍為〔〕，它的各輸出波形為〔〕。

1．相同2．相同3．不相同4．

Q0

Q1

CP

5．

CP

6．n，J=K=1，J＝K＝Q0Q1Q2Qn-27．

CP

Q1

8．111

9．最高位，010

10．000－100，輸出波形略。

自測練習〔6.4〕

1．74LS161是〔〕〔同步，異步〕〔〕〔二，十六〕進制加計數(shù)器。2．74LS161的清零端是〔〕〔高電平，低電平〕有效，是〔〕〔同步，異步〕清零。3．74LS161的置數(shù)端是〔〕〔高電平，低電平〕有效，是〔〕〔同步，異步〕置數(shù)。4．異步清零時與時鐘脈沖〔〕〔有關(guān)，無關(guān)〕；同步置數(shù)時與時鐘脈沖〔〕〔有關(guān)，無關(guān)〕。

5．74LS161的進位信號RCO為一個〔〕〔正，負〕脈沖；在〔〕條件下產(chǎn)生進位信

號。

6．在〔〕條件下，74LS161的輸出狀態(tài)保持不變。

〔a〕CLR=1〔b〕LD=1〔c〕ET=0EP=0〔d〕ETEP=07．74LS161進行正常計數(shù)時，每來一個時鐘脈沖〔〕〔上升沿，下降沿〕，輸出狀態(tài)加計

數(shù)一次。

8．74LS161進行正常計數(shù)時，相對于時鐘脈沖而言，其輸出Q0是〔〕分頻輸出，Q1是〔〕分頻輸出，Q2是〔〕分頻輸出，輸出Q3是〔〕分頻輸出，進位信號RCO是〔〕分頻輸出。9．74LS192是〔〕〔同步，異步〕〔〕〔二，十〕進制可逆計數(shù)器。10．74LS192的清零端是〔〕〔高電平，低電平〕有效，是〔〕〔同步，異步〕清零。11．當74LS192連接成加法計數(shù)器時，CPD、CPU的接法是〔〕。

〔a〕CPU＝1CPD=1〔b〕CPU＝1CPD=CP〔c〕CPU＝CPCPD=1〔d〕CPU＝CPCPD=012．對于74LS93，將計數(shù)脈沖從CPA輸入，QA連接到CPB時，〔〕〔QA，QD，QC，QB〕

是最高位；〔〕〔QA，QD，QC，QB〕是最低位。

13．對于74LS90，將計數(shù)脈沖從CPA輸入，QA連接到CPB時，構(gòu)成〔〕〔8421BCD碼，

5421BCD碼〕十進制加計數(shù)器。這時，〔〕〔QA，QD，QC，QB〕是最高位；〔〕〔QA，QD，QC，QB〕是最低位。

14．對于74LS90，將計數(shù)脈沖從CPB輸入，QD連接到CPA時，構(gòu)成〔〕〔8421BCD碼，

5421BCD碼〕十進制加計數(shù)器。這時，〔〕〔QA，QD，QC，QB〕是最高位；〔〕〔QA，QD，QC，QB〕是最低位。15．74LS90構(gòu)成8421BCD碼的十進制加計數(shù)器時，〔〕可作為進位信號；它構(gòu)成5421BCD

碼的十進制加計數(shù)器時，〔〕可作為進位信號。16．74LS90的異步清零輸入端R0(1)、R0(2)是〔〕〔高電平，低電平〕有效。17．74LS90的異步置9輸入端S9(1)、S9(2)是〔〕〔高電平，低電平〕有效。18．74LS90進行正常計數(shù)時，每來一個時鐘脈沖〔〕〔上升沿，下降沿〕，輸出狀態(tài)加計

數(shù)一次。

19．74LS90進行8421BCD碼加計數(shù)時，相對于時鐘脈沖而言，其輸出QA是〔〕分頻

輸出，QB是〔〕分頻輸出，QC是〔〕分頻輸出，輸出QD是〔〕分頻輸出。20．采納兩片74LS161，根據(jù)異步方式構(gòu)成多進制計數(shù)器時，假如將低位片的進位信號RCO

徑直連接到高位片的時鐘脈沖輸入端，這樣構(gòu)成的是〔〕進制計數(shù)器。21．兩片74LS161構(gòu)成的計數(shù)器的最大模是〔〕，假如它的某計數(shù)狀態(tài)為56，其對應的

代碼為〔〕。

22．兩片74LS90構(gòu)成的計數(shù)器的最大模是〔〕，假如它的某計數(shù)狀態(tài)為56，其對應的代

碼為〔〕。

23．在數(shù)字鐘電路中，24進制計數(shù)器〔〕〔可以，不能〕由4進制和6進制計數(shù)器串

接構(gòu)成。

24．在數(shù)字鐘電路中，60進制計數(shù)器〔〕〔可以，不能〕由6進制和10進制計數(shù)器串

接構(gòu)成。

1．同步，二或者十六均對。2．低電平，異步3．低電平，同步4．無關(guān)，有關(guān)

5．正，輸出端均為16．〔a〕、(b)、(d)7．上升沿

8．2，4，8，169．同步，十進制10．高電平，異步11．(c)

12．QD，QA

13．8421BCD碼，QD，QA14．5421BCD碼。QA，QB15．QD，QA16．高電平17．高電平18．下降沿

19．2，5，10，10

20．256，但計數(shù)狀態(tài)順次發(fā)生了改變。21．256，0011100022．100，0101011023．不能24．可以

習題

6.1假如習題6.1圖中所示12位寄存器的初始狀態(tài)為101001111000，那么它在每個時鐘脈沖之后的狀態(tài)是什么？串行數(shù)據(jù)輸出

CP

習題6.1圖

串行數(shù)據(jù)輸入

CP

1

2

3

4

5

6

7

8

9

1011

126.2試用3片74LS194構(gòu)成12位雙向移位寄存器。

6.3試用負邊沿D觸發(fā)器構(gòu)成異步8進制加法計數(shù)器電路，并畫出其輸出波形。6.4試用負邊沿JK觸發(fā)器構(gòu)成異步16進制減法計數(shù)器電路，并畫出其輸出波形。6.5試用正邊沿D觸發(fā)器構(gòu)成異步5進制加法計數(shù)器電路，并畫出其輸出波形。6.6試用負邊沿JK觸發(fā)器構(gòu)成同步16進制加法計數(shù)器電路，并畫出其輸出波形。6.7試用負邊沿JK觸發(fā)器構(gòu)成同步6進制加法計數(shù)器電路，并畫出其輸出波形。

6.8采納反饋清零法，利用74LS161構(gòu)成同步10進制加法計數(shù)器，并畫出其輸出波形。6.9采納反饋置數(shù)法，利用74LS161構(gòu)成同步加法計數(shù)器，其計數(shù)狀態(tài)為1001～1111。6.10采納反饋清零法，利用74LS192構(gòu)成同步8進制加法計數(shù)器。

6.11采納反饋置數(shù)法，利用74LS192構(gòu)成同步減法計數(shù)器，其計數(shù)狀態(tài)為0001～1000。6.12試分析習題6.12圖中所示電路，畫出它的狀態(tài)轉(zhuǎn)換圖，并說明它是幾進制計數(shù)器。6.13試分析習題6.13圖中所示電路，畫出它的狀態(tài)轉(zhuǎn)換圖，并說明它是幾進制計數(shù)器。

計數(shù)脈沖

習題6.12圖

計數(shù)脈沖

習題6.13圖

6.14采納反饋清零法，利用74LS93構(gòu)成異步10進制加法計數(shù)器，并畫出其輸出波形。6.15采納反饋清零法，利用74LS90按8421BCD碼構(gòu)成9進制加法計數(shù)器，并畫出其輸出波形。

6.16采納反饋置9法，利用74LS90按8421BCD碼構(gòu)成9進制加法計數(shù)器，并畫出其輸出波形。

6.17利用74LS90按5421BCD碼構(gòu)成7進制加法計數(shù)器，并畫出其輸出波形。

6.18分析習題6.18圖中所示電路。畫出它的狀態(tài)轉(zhuǎn)換圖，并說明它是幾進制計數(shù)器。

習題6.18圖

6.19利用兩片74LS161構(gòu)成同步24進制加法計數(shù)器，要求采納兩種不同的方法。6.20利用兩片74LS90構(gòu)成8421BCD碼的異步24進制加法計數(shù)器，并比較它與上題中的24進制加法計數(shù)器之間輸出狀態(tài)的差別。

6.21分析習題6.21圖中所示電路。畫出它的狀態(tài)轉(zhuǎn)換圖，并說明它是幾進制計數(shù)器。

習題6.21圖

6.22分析習題6.22圖中所示電路。畫出它的狀態(tài)轉(zhuǎn)換圖，說明它是幾進制計數(shù)器。比較習題6.22圖與習題6.21圖中所示電路，兩者有何不同？

習題6.22圖

6.23分析習題6.23圖中所示電路，〔1〕數(shù)據(jù)輸出端〔Q端〕由高位到低位依次排列的順次如何？〔2〕畫出狀態(tài)轉(zhuǎn)換圖，分析該電路構(gòu)成幾進制計數(shù)器?！?〕該電路輸出一組何種權(quán)的BCD碼？〔4〕假設(shè)將該計數(shù)器的輸出端按QHQGQFQE的順次接到8421BCD碼的譯碼顯示電路中，在CP作用下依次顯示的十進制數(shù)是多少？

計數(shù)脈沖CP

習題6.23圖

解答

6.1它在每個時鐘脈沖之后的狀態(tài)是：010100111100，00010011110，000101001111，000010100111，100001010011，110000101001，111000010100，011100001010，001110000101，000111000010，100011100001，1100011100006.2

Q0Q1Q2Q3

6.3

891011

CP

CP

6.5采納反饋清零法實現(xiàn)：需要3個觸發(fā)器，可在3位二進制加法計數(shù)器的基礎(chǔ)上實現(xiàn)它。Q2Q1Q0000001再循環(huán)100101正常的下一個狀態(tài)110111

負邊沿D觸發(fā)器構(gòu)成的異步五進制加法計數(shù)器如下：SCP

DD

假設(shè)采納正邊沿D觸發(fā)器，只需將上圖中各觸發(fā)器改為正邊沿D觸發(fā)器，且FF1、FF2的CP分別接到FF0、FF1的Q輸出端即可。

6.6

CP

采納3個JK觸發(fā)器構(gòu)成該計數(shù)器。同步六進制加法計數(shù)器的計數(shù)狀態(tài)真值表如

表所示，通過“觀測”法可確定各個觸發(fā)器

的輸入信號：

J0＝K0＝1；

Q1只在Q0＝1的下一個時鐘脈沖到來時才

翻轉(zhuǎn)。那么可確定FF1的輸入信號為：J1＝K1＝Q0

Q2只在Q1＝1和Q0＝1的下一個時鐘脈

沖到來時翻轉(zhuǎn)，或者在Q2＝1和Q0＝1時轉(zhuǎn)變。故FF2的輸入信號為：J2＝K2＝Q0Q1＋Q2Q1

由此可畫出同步六進制加法計數(shù)器的電路：

CP6.8Q3Q2Q1Q0

000100100011010001100111

0000

1010

過渡狀態(tài)

11101011101010011000110111111100

計數(shù)脈沖

6.96.106.11

Q3Q2Q1Q00000

0001

0010

0011

0100

01010110

0111

1111

111011011100

101110101001

1000

計數(shù)脈沖

11001

Q3Q2Q1Q0

0000

0001

00101000

過渡狀態(tài)

0100

10011000011101100101

Q

Q3Q2Q1Q0

0010

0000

過渡狀態(tài)

00110100

6.12

6.13

Q3Q2Q1Q0

00010000

1110

1111

6.14略

1

1000

Q

Q

Q3Q2Q1Q0

0000LD=00110

Q

0111

1111

為6進制計數(shù)器。

1110

LD=0

1000

00100011LD=0

010001010110

0111

11011100

10111010

1000

為7進制計數(shù)器。

6.15計數(shù)脈沖CP6.16

QDQCQBQA

000100100011010000001000過渡狀態(tài)

100110000101

0110

計數(shù)脈沖

6.17假設(shè)采納反饋清零法，5421BCD碼狀態(tài)轉(zhuǎn)換圖為：QAQDQCQB

00010010001101000000

1010

過渡狀態(tài)

11001011101010001001

6.18

QDQCQBQA

00010010001101000000

0110

10011000011101010110

為6進制8421BCD碼加法計數(shù)器。6.19

方法一：采納整體反饋清零法：

231230

24

過渡狀態(tài)

Q高4位低4位

Q3Q2Q1Q0Q3Q2Q1Q000000000000000100000000100011000過渡狀態(tài)

計數(shù)脈沖

00000011

00010111

Q

方法二：采納整體反饋置數(shù)法：略6.20

231230

24

過渡狀態(tài)

Q

高4位低4位

QDQCQBQAQDQCQBQA

0000000000000010000000110010001100000001

00100100

過渡狀態(tài)Q

計數(shù)脈沖CP

它與6.19題中的計數(shù)器之間輸出狀態(tài)的差別為：

一個是八位二進制輸出狀態(tài)，另一個是八位8421BCD碼的輸出狀態(tài)。后者經(jīng)譯碼顯示電路可顯示0～23的十進制數(shù)。

6.2160進制計數(shù)器。6.2260進制計數(shù)器。

兩者的功能相同，6.21中是十進制〔低位〕與六進制〔高位〕的級聯(lián)；此題中是在100進制計數(shù)器基礎(chǔ)上采納整體反饋清零法來實現(xiàn)的。6.23〔1〕QEQHQGQF〔2〕10進制計數(shù)器

QEQHQGQF

0000

000100100011

0100

〔3〕5421BCD碼

〔4〕0，2，4，6，8，1，3，5，7，9

自測練習〔6.1〕

1．4位寄存器需要〔〕個觸發(fā)器組成。

2．圖6-1中，在CP〔〕時刻，輸入數(shù)據(jù)被存儲在寄存器中，其存儲時間為〔〕。3．在圖6-4中，右移操作表示數(shù)據(jù)從〔〕〔FF0，F(xiàn)F3〕移向〔FF0，F(xiàn)F3〕。4．在圖6-7中，當SHIFT/LOAD為〔〕電平常，寄存器執(zhí)行并行數(shù)據(jù)輸入操作；5．74LS194的5種工作模式分別為〔〕。6．74LS194中，清零操作為〔〕〔同步，異步〕方式，它與掌握信號S1、S1〔〕〔有關(guān)，無關(guān)〕。

7．74LS194中，需要〔〕個脈沖可并行輸入4位數(shù)據(jù)。8．74LS194運用〔〕〔上邊沿，下邊沿〕觸發(fā)。

9．為了將一個字節(jié)數(shù)據(jù)串行移位到移位寄存器中，需要要〔〕個時鐘脈沖。

10．一組數(shù)據(jù)10110101串行移位〔首先輸入最右邊的位〕到一個8位并行輸出移位寄存器

中，其初始狀態(tài)為11100100，在兩個時鐘脈沖之后，該寄存器中的數(shù)據(jù)為：〔a〕01011110〔b〕10110101〔c〕01111001〔d〕001011011．4

2．上升沿，1個CP周期3．FF0，F(xiàn)F34．低

5．異步清零，右移，左移，保持，并行置數(shù)6．異步，無關(guān)7．1

8．上邊沿9．810．〔c〕01111001

自測練習〔6.2〕

1．為了構(gòu)成64進制計數(shù)器，需要〔〕個觸發(fā)器。2．2n進制計數(shù)器也稱為〔〕位二進制計數(shù)器。3．1位二進制計數(shù)器的電路為〔〕。

4．運用4個觸發(fā)器進行級聯(lián)而構(gòu)成二進制計數(shù)器時，可以對從0到〔〕的二進制數(shù)進行計數(shù)。

5．如題5圖中，〔〕為4進制加法計數(shù)器；〔〕為4進制減法計數(shù)器。

Q0

Q1

CP

題5圖〔a〕

CP

題5圖〔b〕

6．一個模7的計數(shù)器有〔〕個計數(shù)狀態(tài)，它所需要的最小觸發(fā)器個數(shù)為〔〕。7．計數(shù)器的模是〔〕。

〔a〕觸發(fā)器的個數(shù)〔b〕計數(shù)狀態(tài)的最大可能個數(shù)〔b〕實際計數(shù)狀態(tài)的個數(shù)8．4位二進制計數(shù)器的最大模是〔〕。

〔a〕16〔b〕32〔c〕4〔d〕8

9．模13計數(shù)器的開始計數(shù)狀態(tài)為0000，那么它的最末計數(shù)狀態(tài)是〔〕。

1．62．n

3．觸發(fā)器4．155．〔a〕，〔b〕6．7，37．〔c〕8．〔a〕9．1100

自測練習〔6.3〕

1．與異步計數(shù)器不同，同步計數(shù)器中的全部觸發(fā)器在〔〕〔相同，不同〕時鐘脈沖的作用下同時翻轉(zhuǎn)。

2．在考慮觸發(fā)器傳輸延遲的狀況下，同步計數(shù)器中各Q輸出端相對于時鐘脈沖的延遲時間〔〕〔相同，不同〕。

3．在考慮觸發(fā)器傳輸延遲的狀況下，異步計數(shù)器中各Q輸出端相對于時鐘脈沖的延遲時間〔〕〔相同，不同〕。

4．采納邊沿JK觸發(fā)器構(gòu)成同步22進制加法計數(shù)器的電路為〔〕。

2

5．采納邊沿JK觸發(fā)器構(gòu)成同步2進制減法計數(shù)器的電路為〔〕。

6．采納邊沿JK觸發(fā)器構(gòu)成同步2n進制加法計數(shù)器，需要〔〕個觸發(fā)器，第一個觸發(fā)器FF0的輸入信號為〔〕，最末一個觸發(fā)器FF(n-1)的輸入信號為〔〕。7．采納邊沿JK觸發(fā)器構(gòu)成同步3進制加法計數(shù)器的電路為〔〕。8．23進制加法計數(shù)器的最大二進制計數(shù)是〔〕。9．參看圖6-21所示計數(shù)器，觸發(fā)器FF2為〔〕〔最高位，最低位〕觸發(fā)器，第2個時鐘脈沖后的二進制計數(shù)是〔〕。

10．參看圖6-23所示計數(shù)器，其計數(shù)范圍為〔〕，它的各輸出波形為〔〕。

1．相同2．相同3．不相同4．

Q0

Q1

CP

5．

CP

6．n，J=K=1，J＝K＝Q0Q1Q2Qn-27．

CP

Q1

8．111

9．最高位，010

10．000－100，輸出波形略。

自測練習〔6.4〕

1．74LS161是〔〕〔同步，異步〕〔〕〔二，十六〕進制加計數(shù)器。2．74LS161的清零端是〔〕〔高電平，低電平〕有效，是〔〕〔同步，異步〕清零。3．74LS161的置數(shù)端是〔〕〔高電平，低電平〕有效，是〔〕〔同步，異步〕置數(shù)。4．異步清零時與時鐘脈沖〔〕〔有關(guān)，無關(guān)〕；同步置數(shù)時與時鐘脈沖〔〕〔有關(guān)，無關(guān)〕。

5．74LS161的進位信號RCO為一個〔〕〔正，負〕脈沖；在〔〕條件下產(chǎn)生進位信

號。

6．在〔〕條件下，74LS161的輸出狀態(tài)保持不變。

〔a〕CLR=1〔b〕LD=1